FPGA+DSP結(jié)構(gòu)嵌入式系統(tǒng)的FPGA配置方法及其實(shí)現(xiàn)

系統(tǒng)的硬件結(jié)構(gòu)示意圖如圖1所示。由DSP的RD信號充當(dāng)FPGA的配置時鐘CCLK，F(xiàn)LAG0信號模擬FPGA的PROG_B信號，F(xiàn)LAG1和FLAG2分別作為FPGA的DONE信號和BUSY信號的輸入。此系統(tǒng)在設(shè)計時，采用了DSP，F(xiàn)PGA，F(xiàn)LASH共用數(shù)據(jù)總線的方式，所以當(dāng)DSP從FLASH芯片中讀取FPGA的加載數(shù)據(jù)并出現(xiàn)在總線上的時候，可以直接被FPGA抓取來完成FPGA程序的正常加載。

2．2 工作時序

系統(tǒng)上電后，DSP啟動DMA通道0，從FLASH地址0開始，把一個256 word的程序塊傳送到內(nèi)部存儲器地址0x00～0xFF。然后，DSP開始從0x00執(zhí)行加載核，加載核將后續(xù)應(yīng)用代碼和數(shù)據(jù)加載至地址0xFF之后的內(nèi)部存儲器內(nèi)。最后，加載核啟動一個256 word的DMA，使其自身被工作程序代碼覆蓋。至此，DSP即從地址0x00開始執(zhí)行工作程序。在工作程序中首先從FLASH存儲器中讀取FPGA的加載程序，并給出相應(yīng)的加載時序，完成FPGA程序加載。具體的工作時序，如圖2所示。

3 結(jié)語

隨著FPGA+DSP的系統(tǒng)結(jié)構(gòu)在電子設(shè)計領(lǐng)域中應(yīng)用的日益廣泛化，在不增加其它額外器件的前提下，依靠DSP模擬FPGA加載時序，對FPGA使用了被動并行的配置方式。此方法在一定程度減少了設(shè)計冗余，實(shí)現(xiàn)了小型化和低成本。應(yīng)用于電路系統(tǒng)中，工作穩(wěn)定可靠，靈活高效。