設(shè)計與驗證復(fù)雜SoC中可綜合的模擬及射頻模型

我們的驗證金字塔分為4層。第1層：我們先基于試驗及試探法設(shè)計來選擇指標(biāo)規(guī)格。設(shè)計規(guī)格空間由主要指標(biāo)的無關(guān)聯(lián)掃描來覆蓋。在PLL的例子中，就是抖動、功率及靜態(tài)相位誤差。我們將試探性標(biāo)準(zhǔn)用于考慮了各指標(biāo)相關(guān)性的柵格的定義。

我們進(jìn)行一系列優(yōu)化來使這一綜合平臺的功能合格。此過程包括將試驗方案的數(shù)量從3個增加至49個。試驗方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層：我們通過檢查可從SPICE仿真上提取的參數(shù)與從綜合平臺上預(yù)計的參數(shù)之間的相關(guān)性來從第1級上檢驗優(yōu)化設(shè)計的精度及功能是否合格。

我們特別強調(diào)對模擬電路模塊進(jìn)行SPICE仿真。例如，對于VCO，我們同時在低及高頻上對以下內(nèi)容進(jìn)行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺預(yù)測的指標(biāo)規(guī)格與在宏觀層次上所提取仿真之間的相關(guān)性。

為保證指標(biāo)能準(zhǔn)備好用于制造，我們要求該綜合平臺能產(chǎn)生沒有版圖與原理圖誤差的GDSII數(shù)據(jù)。我們還要求不能違反任何半導(dǎo)體設(shè)計規(guī)則。

模擬設(shè)計中使性能下降或者甚至造成設(shè)計失敗的一個主要問題是寄生效應(yīng)。

第3層驗證包括對自動GDSII版圖的寄生預(yù)測。第2層指標(biāo)選擇是基于覆蓋頻率與低抖動范圍、低功率PLL并針對相應(yīng)的頻率范圍和覆蓋以下應(yīng)用的硅樣片進(jìn)行，這些應(yīng)用包括：消費多媒體、無線及有線通信、微處理器及ASIC。

第4層：綜合平臺驗證的最后一步是硅確認(rèn)。這里的目標(biāo)是通過硅中的三項合格性驗證來確認(rèn)第1層的嚴(yán)格及魯棒性。選擇第3層設(shè)計。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產(chǎn)的兩種PLL的關(guān)鍵參數(shù)。顯示結(jié)果是針對最差情況下的工藝、電壓及溫度變化。大約在幾小時內(nèi)即可產(chǎn)生出GDSII版圖，且無需任何改動即可直接提交給晶圓代工廠