基于IP集成的RS碼+DQPSK系統(tǒng)設(shè)計

1 引言

近年來，無線通信技術(shù)得到了飛速發(fā)展，一方面，數(shù)字無線通信的新算法和新技術(shù)層出不窮；另一方面，無線通信技術(shù)的應(yīng)用范圍也在不斷擴大。為了滿足無線通信技術(shù)的飛速發(fā)展，驗證新算法和新技術(shù)的正確性和可行性，通信系統(tǒng)的計算機模擬、仿真與驗證便顯的尤為重要。

本文利用Matlab、Quartus II、DSP_Builder和Modelsim等軟件配置了用于系統(tǒng)開發(fā)與驗證的SPW(Signal Processing Workplace)環(huán)境。在Matlab的Simulink環(huán)境下，利用Altera公司開發(fā)的RS、NCO、FIR IP core以及Simulink、DSP_Builder中的一些基本模塊，快速搭建了一個RS+DQPSK的中頻調(diào)制解調(diào)系統(tǒng)，并加以高斯信道模擬實際通信系統(tǒng)，通過計算機輔助仿真得到實驗結(jié)果，最后通過USB端口將設(shè)計下載到Stratix II的FPGA開發(fā)板中進行了驗證。

本文所述的調(diào)制解調(diào)系統(tǒng)具有以下特點：

（1）系統(tǒng)性：系統(tǒng)概念突出、完整、清晰是基于IP設(shè)計的一大特點。本實驗利用RS，NCO和FIR等IP core并結(jié)合Simulink和DSP_Builder中現(xiàn)有的模塊，完成系統(tǒng)設(shè)計的基本功能。

（2）綜合性：本實驗通過軟件來實現(xiàn)仿真，并運用FPGA技術(shù)加以實現(xiàn)。形成軟硬協(xié)同仿真的綜合實驗平臺。

（3）靈活性：FPGA芯片數(shù)據(jù)斷電易失性和在系統(tǒng)可重配置性，增加了設(shè)計的自由度和靈活性，提高了設(shè)計效率和芯片資源利用率。

( 4) 高效性：所有算法( 編碼、調(diào)制、解調(diào)和譯碼)利用Altera公司提供的各IP core搭建，極大的縮短了算法開發(fā)與驗證時間。

2 系統(tǒng)總體結(jié)構(gòu)和設(shè)計指標

整個系統(tǒng)可以分為兩大部分：發(fā)送部分和接收部分。在發(fā)送端通過信源模塊產(chǎn)生數(shù)據(jù)，送入RS編碼模塊進行編碼，然后進行DQPSK調(diào)制并發(fā)送；接收端將接收到的信號進行DQPSK解調(diào)、RS解碼后輸出。系統(tǒng)流程圖如圖1.

圖1. 低中頻調(diào)制解調(diào)系統(tǒng)工作流程圖

其中RS IP core生成編碼和解碼模塊，NCO IP core和FIR IP core聯(lián)合完成DQPSK調(diào)制和解調(diào)。系統(tǒng)中所有的模塊都是由Simulink和DSP_Builder庫中的模塊構(gòu)成的。其中陰影部分說明該模塊采用了Altera公司的IP core。

系統(tǒng)的設(shè)計指標：信源速率2Mbps、系統(tǒng)時鐘頻率100MHz、中頻載波頻率10MHz。

3 IP core的系統(tǒng)集成及系統(tǒng)的實現(xiàn)

本文通過系統(tǒng)給定的指標要求確定所用各個IP core的具體參數(shù)，然后確定其他輔助功能模塊的參數(shù)。IP core系統(tǒng)集成流程如圖2。

圖2. IP core系統(tǒng)集成流程

3.1 IP core的系統(tǒng)集成

A. 編解碼模塊（RS）：系統(tǒng)采用Altera公司的RS IP core，采用(204，188)編碼，該碼字是RS(255，239)的縮短碼，其最大糾錯能力t=(n-k)/2=8?？s短碼的糾錯能力不變，但是由于碼長的變短，增加了編碼的效率。

RS IP core有兩種標準的編碼模式，不同的編碼標準下可以對RS碼的碼長、碼字中包含的信息符號數(shù)、輸入輸出的比特位寬等參數(shù)進行選擇[1]。系統(tǒng)采用RS(204，188)進行編解碼，每個符號中包含8個bit，輸入/輸出總線寬度為8。

B. 濾波器模塊（FIR）：本試驗將FIR IP core配置成升余弦滾降濾波器對輸入的I、Q兩路信號進行成形濾波，濾波器設(shè)計的關(guān)鍵在于截止頻率（fcut）和采樣頻率（fsample）的選取[2]。