基于性能指標規(guī)格來優(yōu)化設(shè)計的方法介紹

晶體管及電路失配對模擬設(shè)計性能的極限有極大的影響。像數(shù)據(jù)變換器分辨率、運放的CMRR及PSRR等典型性能參數(shù)，都取決于晶體管的匹配。這些匹配(或失配)效應(yīng)可嚴重地影響設(shè)計魯棒性。

設(shè)計者可利用晶體管門限電壓中的失配來計算設(shè)計中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門限電壓及面向該工藝的額定門限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機變量。他可將標準電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個百分比變化。由于制造過程中的隨機變化，位于差分對兩邊的晶體管將在門限電壓及飽和電流中表現(xiàn)為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對模擬及射頻設(shè)計的影響比對數(shù)字設(shè)計的影響要大得多。例如，模擬設(shè)計中的增益及帶寬等一級參數(shù)能被很好地滿足。但由于有噪聲，因此像SNR這些指標就不能很好地實現(xiàn)。

優(yōu)化設(shè)計不僅必須能在噪聲環(huán)境下具有魯棒性，而且還應(yīng)能抵抗電源變化。為滿足這些約束條件，綜合平臺允許用戶針對任何環(huán)境對設(shè)計進行調(diào)整。以下說明利用PLL中的累積電源抖動(在Vdd上步進10%)來抵抗電源電壓變化的例子。

當加上這種步進時，理想?yún)⒖紩r鐘與輸出時鐘之間的瞬時相位誤差將開始累積。經(jīng)過一段時間之后，環(huán)路將作出反應(yīng)，并開始將這些信號驅(qū)動回相位調(diào)整中。這項指標代表電壓步進后的最差瞬時相位誤差。為具有魯棒性，假設(shè)電壓步進的上升時間遠小于參考周期。事實上，任何一種片上電壓步進都很可能具有短得多的上升及下降時間，因此能提供遠優(yōu)于此項指標的性能。

其實設(shè)計可能對一種噪聲比對另一種噪聲更加脆弱。解決方案是，用戶先對環(huán)境進行評估并確定出最大弱點，然后將約束設(shè)定為一個低值，再確定下一個最大弱點并將其設(shè)定到稍高一點的值。優(yōu)化程序試圖匹配所有約束條件，而將最重要約束設(shè)為最緊值且將最不重要約束設(shè)為寬松值，能使優(yōu)化程序最大限度地滿足設(shè)計要求

寄生

使用綜合平臺的設(shè)計者，通過將寄生效應(yīng)構(gòu)建到優(yōu)化模型中，還能在開始優(yōu)化時將所有寄生效應(yīng)包括在內(nèi)，并借此消除設(shè)計過程中的不確定因素。這些模型被構(gòu)建成能處理與器件及其互連有關(guān)的不必要的電阻、電容及電感效應(yīng)等信號完整性問題。設(shè)計者能對相鄰連線間互耦這樣的效應(yīng)進行建模，如果這些因素影響到性能，則綜合平臺中的程序算法將把這些因素考慮到電路布局中。

布局布線

綜合平臺利用幾何程序來控制電路布局，以達到系統(tǒng)性能目標。這些問題涉及到器件、模塊、底層規(guī)劃及布線等。為達到模擬及射頻電路所需的性能指標，可考慮以下電路布局布線約束。

對稱約束：一個部件可被約束成以水平或垂直軸線為中心；兩個同樣大小的部件可被約束成相對軸線為鏡像。

鏡像節(jié)點：可圍繞軸線對節(jié)點進行鏡像。

節(jié)點匹配：可將標記(布局擴展)增加到布線中，以使兩個節(jié)點的水平及垂直金屬長度整體上均衡。

對齊：兩個元件可被約束成互相沿頂部、底部、左或右對齊。

電容約束：這能通過彎曲布線長度來限制布線與基底間的電容。

IR壓降約束：布線器將對電源軌道尺寸進行規(guī)定，以將IR壓降值限制在指定的數(shù)值上。

對器件生成器中的另一個重要考慮是中間數(shù)字化，這能減少器件電容，并確保有對稱的電流方向、保護環(huán)(guard ring)及虛擬(dummy)結(jié)構(gòu)等。圖3顯示了為模擬或射頻設(shè)計所生成的器件例子。

如何驗證模擬設(shè)計的魯棒性

Barcelona公司可保證對每一優(yōu)化實例的魯棒性驗證都能通過使用驗證金字塔來完成，并已將它應(yīng)用檢驗0.18及0.13毫米綜合平臺上。正如我前面所提到的，利用這種驗證金字塔使我們既能避免設(shè)置及運行Monte Carlo模擬的艱辛，又能避免運行多種硅制造工藝的昂貴。

我們的驗證金字塔分為4層。第1層：我們先基于試驗及試探法設(shè)計來選擇指標規(guī)格。設(shè)計規(guī)格空間由主要指標的無關(guān)聯(lián)掃描來覆蓋。在PLL的例子中，就是抖動、功率及靜態(tài)相位誤差。我們將試探性標準用于考慮了各指標相關(guān)性的柵格的定義。

我們進行一系列優(yōu)化來使這一綜合平臺的功能合格。此過程包括將試驗方案的數(shù)量從3個增加至49個。試驗方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層：我們通過檢查可從SPICE仿真上提取的參數(shù)與從綜合平臺上預(yù)計的參數(shù)之間的相關(guān)性來從第1級上檢驗優(yōu)化設(shè)計的精度及功能是否合格。

我們特別強調(diào)對模擬電路模塊進行SPICE仿真。例如，對于VCO，我們同時在低及高頻上對以下內(nèi)容進行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺預(yù)測的指標規(guī)格與在宏觀層次上所提取仿真之間的相關(guān)性。

為保證指標能準備好用于制造，我們要求該綜合平臺能產(chǎn)生沒有版圖與原理圖誤差的GDSII數(shù)據(jù)。我們還要求不能違反任何半導(dǎo)體設(shè)計規(guī)則。

模擬設(shè)計中使性能下降或者甚至造成設(shè)計失敗的一個主要問題是寄生效應(yīng)。

第3層驗證包括對自動GDSII版圖的寄生預(yù)測。第2層指標選擇是基于覆蓋頻率與低抖動范圍、低功率PLL并針對相應(yīng)的頻率范圍和覆蓋以下應(yīng)用的硅樣片進行，這些應(yīng)用包括：消費多媒體、無線及有線通信、微處理器及ASIC。

第4層：綜合平臺驗證的最后一步是硅確認。這里的目標是通過硅中的三項合格性驗證來確認第1層的嚴格及魯棒性。選擇第3層設(shè)計。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產(chǎn)的兩種PLL的關(guān)鍵參數(shù)。顯示結(jié)果是針對最差情況下的工藝、電壓及溫度變化。大約在幾小時內(nèi)即可產(chǎn)生出GDSII版圖，且無需任何改動即可直接提交給晶圓代工廠