實現(xiàn)基于ARM的嵌入式系統(tǒng)的可編程芯片系統(tǒng)方法

引言

當(dāng)今的嵌入式系統(tǒng)開發(fā)人員面臨前所未有的挑戰(zhàn)，努力向市場推出最具競爭力的產(chǎn)品。

直到最近，實現(xiàn)的大部分系統(tǒng)還局限于需要大量軟件而且功耗非常高的多芯片系統(tǒng)或者昂貴的SoCASIC.但是，越來越多的設(shè)計團隊感到受市場壓力以及資源限制的影響，這些方法的吸引力越來越低。而對于基于ARM的嵌入式系統(tǒng)，F(xiàn)PGA技術(shù)、知識產(chǎn)權(quán)（IP）以及設(shè)計工具的發(fā)展促進了用戶可定制SoC FPGA 的誕生。這些器件不但克服了傳統(tǒng)方法的缺點，而且在嵌入式系統(tǒng)實現(xiàn)上非常獨特，具有明顯的優(yōu)勢。

應(yīng)用廣泛的ARM處理器

僅僅幾年前，處理器市場還是四分五裂。PowerPC、RISC、MIPS、SPARC 以及很多其他平臺都在競爭市場主導(dǎo)地位。但是，隨著市場的成熟，而且越來越專業(yè)化，某些平臺在一些應(yīng)用領(lǐng)域中脫穎而出。特別是嵌入式系統(tǒng)應(yīng)用領(lǐng)域的ARM處理器（圖1）尤其如此。

圖1. 嵌入式系統(tǒng)應(yīng)用中流行的平臺

在發(fā)展迅速的嵌入式系統(tǒng)市場上應(yīng)用非常廣泛的ARM處理器非常適合設(shè)計人員使用。

首先，發(fā)展非常成熟的軟件、開發(fā)工具和ARM兼容器件輔助系統(tǒng)實現(xiàn)了能夠協(xié)同工作的解決方案工具箱。其次，受迅速發(fā)展的ARM市場規(guī)模經(jīng)濟因素的影響，出現(xiàn)了更好、更先進的系統(tǒng)實現(xiàn)選擇。

嵌入式系統(tǒng)設(shè)計挑戰(zhàn)

與以往相比，嵌入式系統(tǒng)開發(fā)人員必須建立高性價比系統(tǒng)。迅速擴張的全球市場對設(shè)計人員的要求越來越高。但中國、印度和拉丁美洲等新興市場領(lǐng)域的機遇也越來越多，這些市場越來越重要，不容忽視。為滿足越來越高的用戶基本需求，需要支持各種標(biāo)準(zhǔn)和價格、性能以及特性的平臺。而且，競爭在全球展開，這對設(shè)計團隊的壓力更大，要求在越來越小的市場窗口內(nèi)推出特性豐富的產(chǎn)品。

然而，對嵌入式產(chǎn)品的要求如此之高，設(shè)計團隊卻在不斷減少。經(jīng)濟壓力迫使很多公司縮減規(guī)模，設(shè)計資源也由此受到影響。結(jié)果，開發(fā)團隊的規(guī)模在縮減，而工作強度卻在增大。

對成本非常關(guān)注的基于ARM的嵌入式系統(tǒng)設(shè)計人員越來越明顯的感受到這一壓力，清楚的認(rèn)識到傳統(tǒng)實現(xiàn)方法的缺點。多芯片解決方案實現(xiàn)起來相對容易一些，但是成本高，缺乏靈活性，性能/ 功耗指標(biāo)達不到目前應(yīng)用的需求。采用了軟核處理器的單芯片解決方案實現(xiàn)起來也相對容易一些，但是難以達到功耗和性能目標(biāo)。ASIC SoC 具有板上硬核ARM內(nèi)核，功耗和性能表現(xiàn)非常出色，但是面市時間長，不靈活，對于大部分應(yīng)用而言成本過高。為提高競爭力，嵌入式系統(tǒng)開發(fā)人員需要一種能夠幫助他們開發(fā)獨具優(yōu)勢產(chǎn)品的解決方案，非常靈活，效率也非常高。

新一類SoC

在過去十年中，F(xiàn)PGA 內(nèi)置嵌入式處理器的應(yīng)用在穩(wěn)步增長（圖2）。由于Altera 在FPGA 技術(shù)上的進步，出現(xiàn)了新一類SoC 器件，滿足了目前嵌入式系統(tǒng)應(yīng)用的多種功能需求?；贏RM的SOC FPGA 在一個SoC 中結(jié)合了硬核ARM處理器、存儲器控制器以及外設(shè)和可定制FPGA 架構(gòu)。這些SoC FPGA 解決了設(shè)計人員面臨的很多難題，突出了產(chǎn)品優(yōu)勢，價格和性能達到最優(yōu)，產(chǎn)品能夠及時面市，延長了產(chǎn)品使用壽命。

圖2.FPGA 中處理器的發(fā)展

SoC FPGA

基于ARM的SoC FPGA（圖3 所示）在單片F(xiàn)PGA 中緊密結(jié)合了經(jīng)過優(yōu)化的“硬核”處理器系統(tǒng)（HPS）模塊。HPS包括雙核ARM處理器、多端口存儲器控制器以及多個外設(shè)單元，處理器性能達到4，000 DMIPS（DhrySTONes 2.1 基準(zhǔn)測試），功耗不到1.8 W.這些硬核IP模塊提高了性能同時降低了功耗和成本，減少了對邏輯資源的占用，突出了產(chǎn)品優(yōu)勢。用戶可以定制片內(nèi)FPGA 架構(gòu)，開發(fā)專用邏輯?？删幊坦δ苤С植捎眯碌幕蛘咝薷暮蟮耐ㄐ艠?biāo)準(zhǔn)和網(wǎng)絡(luò)協(xié)議，進一步調(diào)整性能。

圖3. 處理器與FPGA 架構(gòu)緊密集成

與傳統(tǒng)的解決方案相比，SoC FPGA 在性能上有明顯的優(yōu)勢。硬核單元相對于軟核IP進行了很大的優(yōu)化，在所采用的工藝節(jié)點上，實現(xiàn)了最好的性能、最低的功耗以及最高的密度。FPGA 通常是新工藝節(jié)點最先推出的器件，因此，設(shè)計人員利用SoC FPGA 能夠使用最新最好的半導(dǎo)體技術(shù)。而且，與基于電路板的解決方案相比，片內(nèi)總線緊密連接各個單元，進一步提高了性能和功效。從系統(tǒng)整體角度看，SoC FPGA 明顯減小了系統(tǒng)體積，降低了功耗和成本。