基于EDMA的FPGA與DSP圖像傳輸?shù)脑O(shè)計(jì)與實(shí)現(xiàn)

摘要 設(shè)計(jì)了在FPGA與DSP之間進(jìn)行圖像數(shù)據(jù)傳輸?shù)挠布Y(jié)構(gòu)，介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開(kāi)發(fā)的實(shí)驗(yàn)平臺(tái)上實(shí)現(xiàn)了這一傳輸過(guò)程。借助TI公司的DSP調(diào)試平臺(tái)CCS把接收到的圖像數(shù)據(jù)恢復(fù)成圖像，驗(yàn)證了傳輸過(guò)程的正確性和穩(wěn)定性。
關(guān)鍵詞 FPGA；DSP；EDMA；圖像傳輸

數(shù)字信號(hào)處理器(DSP)是采用數(shù)字計(jì)算方法對(duì)信號(hào)進(jìn)行處理的專(zhuān)用芯片。由于其性能穩(wěn)定，可大規(guī)模集成，編程性高和易實(shí)現(xiàn)等優(yōu)點(diǎn)，被廣泛應(yīng)用。其中，以圖像處理與DSP技術(shù)結(jié)合較為普遍，因?yàn)閳D像所包含的信息數(shù)據(jù)量大，而DSP的處理速度快，易于實(shí)現(xiàn)大量數(shù)據(jù)高速傳輸?shù)奶攸c(diǎn)能夠滿足這一要求。
目前，圖像處理技術(shù)已在通信、信息、電子、航天及軍事等領(lǐng)域得到廣泛應(yīng)用。與圖像處理有關(guān)的系統(tǒng)設(shè)計(jì)中，FPGA加DSP構(gòu)架是普遍的使用方法。為充分利用DSP的性能，需要在FPGA中對(duì)圖像進(jìn)行相應(yīng)的預(yù)處理，再把圖像數(shù)據(jù)傳輸給DSP進(jìn)行處理。所以FPGA與DSP之間的數(shù)據(jù)傳輸技術(shù)變得不可或缺。
圖像數(shù)據(jù)傳輸?shù)乃俣扰c穩(wěn)定性對(duì)整個(gè)系統(tǒng)的性能具有很大的影響。本文介紹了一種基于EDMA的高速穩(wěn)定的數(shù)據(jù)傳輸方法，并在TI的DSP開(kāi)發(fā)平臺(tái)CCS下，對(duì)該方法的性能進(jìn)行了測(cè)試。

1 方案設(shè)計(jì)
文中圖像傳輸硬件系統(tǒng)結(jié)構(gòu)如圖1所示。該系統(tǒng)中采用Ahera公司的Cyclone3系列FPGA：EP3C80F484C6，Analog Device公司的視頻解碼芯片ADV7183，差分輸入14位數(shù)據(jù)的LVDS接口和TI公司的TMS320C6416。該系統(tǒng)既可采集模擬視頻信號(hào)，又可采集數(shù)字視頻信號(hào)。模擬信號(hào)經(jīng)過(guò)模數(shù)轉(zhuǎn)換芯片ADV7183后變成數(shù)字信號(hào)，數(shù)字信號(hào)經(jīng)由LVDS差分接口進(jìn)入FPGA。為調(diào)試方便，模擬圖像與數(shù)字圖像統(tǒng)一使用320×256規(guī)格。DSP以EDMA方式接收，經(jīng)過(guò)FPGA預(yù)處理后的圖像數(shù)據(jù)，在CCS平臺(tái)下進(jìn)行顯示以驗(yàn)證傳輸?shù)恼_性。

2 接口電路設(shè)計(jì)
DSP以EDMA方式從FPGA中讀取數(shù)據(jù)，需要FPGA在內(nèi)部配置一塊大小適當(dāng)?shù)拇鎯?chǔ)空間。FPGA作為一個(gè)存儲(chǔ)器，通過(guò)DSP的外部存儲(chǔ)器接口(EMIF)與DSP相連。硬件連接如圖2所示。

圖2所示為FPGA與DSP的硬件上連接示意圖。實(shí)際使用時(shí)，并沒(méi)有使用上述所有信號(hào)線。FPGA使用到的管腳如下：CLK，CE，A[19：0]，D[63：0]和INT。CLK是DSP提供的同步讀寫(xiě)時(shí)鐘，CE是DSP的片選信號(hào)，A[19：0]為地址線，D[63：0]地址線。INT為中斷信號(hào)。
FPGA與DSP的傳輸機(jī)制：FPGA使用QuartusII開(kāi)發(fā)平臺(tái)往雙口RAM中寫(xiě)數(shù)，寫(xiě)滿后用中斷管腳INT來(lái)通知DSP讀數(shù)。DSP收到FPGA的中斷信號(hào)后，開(kāi)始讀數(shù)。讀數(shù)期間片選信號(hào)CE有效，F(xiàn)PGA把DSP片選信號(hào)CE作為雙口RAM的讀使能，在使能期間用DSP提供的時(shí)鐘CLK讀取數(shù)據(jù)。
系統(tǒng)中DSP提供給FPGA的時(shí)鐘CLK為100MHz。接收模擬圖像時(shí)，圖像數(shù)據(jù)為8位，只使用D[7：0]8根數(shù)據(jù)線；接收數(shù)字圖像時(shí)，圖像數(shù)據(jù)為14位，使用D[15：0]16根數(shù)據(jù)線，高兩位置0。數(shù)字圖像與模擬圖像均為320×256。