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          USB3.0中五分頻電路設(shè)計(jì)

          作者: 時(shí)間:2012-02-08 來(lái)源:網(wǎng)絡(luò) 收藏


          2 器基本電路的設(shè)計(jì)
          觸發(fā)器是整個(gè)器中最基本的結(jié)構(gòu),只有設(shè)計(jì)好一個(gè)快速的觸發(fā)器,才能實(shí)現(xiàn)一個(gè)高頻率的器,目前用于分頻電路的觸發(fā)器電路主要有3種。第1種是CML(Current Mode logic)電路,是由ECL(EmitterCouple Logic)電路演變來(lái)的,相比傳統(tǒng)的靜態(tài)分頻器,由于電路的擺幅較小,因而電路的工作速度快;第2種是TSPC(True Single Phase Clock)電路,采用單相時(shí)鐘,大大減少了電路的元件數(shù)目,從而提高電路工作速度,同時(shí)這種電路功耗極低;第3種是注鎖式(Injected Locked)電路,由于要使用電感,因而它的體積過(guò)大且工藝難度高,成本較高,很少被廣泛采用。本文分別采用CML電路和TSPC電路構(gòu)成分頻電路,并對(duì)兩者的速度和功耗等進(jìn)行比較。
          CML電路構(gòu)成的觸發(fā)器如圖2所示,由圖中可以看出,該觸發(fā)器由2個(gè)CML結(jié)構(gòu)鎖存器組成,它們構(gòu)成主從型結(jié)構(gòu),每個(gè)鎖存器都要經(jīng)過(guò)2個(gè)階段:跟蹤階段和保持階段。當(dāng)主鎖存器跟蹤輸入信號(hào)時(shí),從鎖存器處于鎖存保持階段,然后交替。其中N13,N14為尾電流管,偏置電壓V_ biss使N13,N14管工作在飽和狀態(tài),充當(dāng)恒流源的作用。dp和dn是由輸入信號(hào)d經(jīng)傳輸門(mén)和反相器產(chǎn)生的一對(duì)互補(bǔ)差分信號(hào),cK_m和ck_p是由輸入時(shí)鐘信號(hào)clk經(jīng)傳輸門(mén)和反相器產(chǎn)生的一對(duì)互補(bǔ)時(shí)鐘差分信號(hào)。主鎖存器工作狀態(tài)為:當(dāng)cK_m為高電平時(shí),N5管導(dǎo)通,N6管關(guān)閉,此時(shí)N1,N2管工作在差分狀態(tài),將輸入信號(hào)dp,dn采入。當(dāng)cK_p為高電平時(shí),N6管導(dǎo)通,N5管關(guān)閉,此時(shí)N3,N4使電路維持在鎖存狀態(tài),從鎖存器工作狀態(tài)恰好與主鎖存器工作狀態(tài)相反。設(shè)計(jì)中在觸發(fā)器輸出端q,qn之間加了2個(gè)反相器從而在q,qn之間形成正反饋,增強(qiáng)了電路的輸出驅(qū)動(dòng)能力。工作時(shí),電路的尾電流應(yīng)當(dāng)足夠大,有利于提高電路工作頻率和輸出信號(hào)的擺幅。

          本文引用地址:http://www.ex-cimer.com/article/190786.htm

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          TSPC電路構(gòu)成的觸發(fā)器如圖3所示,由圖中可以看出,該電路由四級(jí)反相器構(gòu)成,上升沿觸發(fā),當(dāng)CK為低電平,輸入反相器在節(jié)點(diǎn)X上采樣反向d輸入,第2級(jí)反相器處于保持狀態(tài),節(jié)點(diǎn)Y預(yù)充電至Vdd,第三級(jí)反相器處于保持狀態(tài),時(shí)鐘上升沿來(lái)時(shí),第二級(jí)反相器求值,Y的電平值發(fā)生變化,時(shí)鐘ck為高電平時(shí),節(jié)點(diǎn)Y的值傳送到輸出q,該觸發(fā)器的延時(shí)為4個(gè)反相器的傳播延時(shí),由于電路中元件數(shù)目很少,而且采用動(dòng)態(tài)邏輯,因此功耗極低。

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          關(guān)鍵詞: USB3 分頻 電路設(shè)計(jì)

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