用CPLD創(chuàng)建具有彈性指令集的微控制器

從消費(fèi)類產(chǎn)品到通信產(chǎn)品，微處理器都有著非常廣泛的應(yīng)用。目前流行的8位微處理器不僅能夠完成高運(yùn)算量的任務(wù)，而且成本很低，因此取得了巨大成功。微處理器非常擅長于有序處理和各種非實(shí)時(shí)的任務(wù)，典型的工作速度在20MHz左右，但有些微處理器內(nèi)核需要將該時(shí)鐘頻率內(nèi)部分頻，每條指令用多個(gè)時(shí)鐘周期。例如，CISC微處理器在執(zhí)行一條乘法指令時(shí)最多要用到25條簡化的指令。

當(dāng)今市場(chǎng)上已經(jīng)有非常多的RISC微控制器，它們不僅能夠?qū)崿F(xiàn)單個(gè)時(shí)鐘指令周期，而且功率非常低。例如Atmel的AVR 微控制器在1MHz時(shí)鐘條件下能夠獲得1MIP的性能。由于有著如此強(qiáng)大的性能，幾乎沒有什么任務(wù)是微控制器不能完成的。這些微控制器的尺寸都非常小，品種從單個(gè)ALU和帶通用I/O的存儲(chǔ)器到多功能模擬和總線接口不一而足。

可編程邏輯器件由于能夠滿足低功率可重配置邏輯解決方案的要求，在微處理器市場(chǎng)上也頗有斬獲。象CPLD(復(fù)雜可編程邏輯器件)這些可編程邏輯器件基本上也用于非常接近微處理器的應(yīng)用領(lǐng)域，兩者的重要區(qū)別是順序與并行處理過程。微處理器執(zhí)行指令時(shí)在多數(shù)情況下有分支例程，而 CPLD是并行處理輸入和輸出的，因此能夠獲得更高的處理速度和可預(yù)測(cè)的時(shí)序結(jié)果。對(duì)于以中斷驅(qū)動(dòng)的器件，這種方法能夠顯著地提高其工作速度。

CPLD的速度非?？欤苁瓜到y(tǒng)速度能夠輕易達(dá)到并超過300MHz。CPLD的時(shí)序特性一般用納秒(ns)或MHz描述(100MHz等于10ns，200MHz等于5ns)。今天的CPLD器件其輸入到輸出延時(shí)可小至3.0ns，速度相當(dāng)于令人吃驚的385MHz！

圖1和圖2給出了CPLD和微處理器的結(jié)構(gòu)。所有CPLD器件都具有類似的這種結(jié)構(gòu)，不同系列的器件只是在時(shí)鐘特性、I/O標(biāo)準(zhǔn)和安全性等方面有所差別。雖然不同微處理器的結(jié)構(gòu)也是相同的，但附加性能如時(shí)鐘、ADC、DAC更能引人注意。

類似性

由于這些器件具有類似的功能，因此其性能也是類似的。它們都具有可編程性，通常都支持JTAG可測(cè)試性，能夠用于類似的應(yīng)用。表1詳細(xì)給出了這樣的類似性。一些公司為微控制器和嵌入式軟核微控制器提供了在線的硬件調(diào)試器。

區(qū)別

但CPLD與微控制器還是有區(qū)別的。CPLD在系統(tǒng)上電時(shí)就能工作，沒有啟動(dòng)過程。CPLD還具有非常精確的時(shí)序模型，由于能夠進(jìn)行并行的邏輯處理，因此可以提供更高的性能。但微控制器具有另外的特點(diǎn)，如A/D、專用的I/O總線端口和特殊引腳功能。微控制器與CPLD之間的主要區(qū)別如表2所示。

雖然微控制器能夠提供更多的功能，但隨之而來的是價(jià)格問題。有時(shí)微控制器上的功能也不一定能派上用場(chǎng)。如果設(shè)計(jì)要求是帶50個(gè)GPIO的8通道 ADC，那么使用者還不得不支付那些不需要的功能的費(fèi)用。這就需要認(rèn)真地權(quán)衡功能與價(jià)格的矛盾。在某些情況下，僅使用設(shè)計(jì)要求的功能要比在更高器件成本上構(gòu)筑成功的設(shè)計(jì)好得多，風(fēng)險(xiǎn)也比較小。

這二種器件在以安全為重的工業(yè)領(lǐng)域，如遠(yuǎn)程信息處理和工業(yè)設(shè)備中，還存在其它區(qū)別。質(zhì)量認(rèn)證依據(jù)的是測(cè)試故障機(jī)制，對(duì)于具有可預(yù)測(cè)性操作的邏輯器件來說是比較容易通過質(zhì)量認(rèn)證的，而微處理器則需要考慮復(fù)雜的狀態(tài)。質(zhì)量認(rèn)證需根據(jù)一系列指令帶來的可能輸出數(shù)量來判定。由于分支指令在電壓下跌或下降時(shí)通常會(huì)引起不可預(yù)知的操作，因此會(huì)使質(zhì)量認(rèn)證復(fù)雜化。而CPLD在電壓恢復(fù)時(shí)可以再裝載原始的邏輯配置，因此默認(rèn)狀態(tài)是可預(yù)測(cè)的，這種器件可以在預(yù)先定義的電壓失效條件下工作。系統(tǒng)測(cè)試也比較方便，可以在CPLD中實(shí)現(xiàn)較難的中斷處理仿真。

決策標(biāo)準(zhǔn)

比較兩個(gè)具有相同功能卻不同結(jié)構(gòu)和產(chǎn)品類型的器件是相當(dāng)有意思的。從某種角度看，為微處理器編寫程序和為CPLD軟核微處理器編寫代碼是相似的，二者都具有相同的操作流程。設(shè)計(jì)工程師可以向處理器或可再編程邏輯器件寫匯編代碼。對(duì)于可再編程邏輯器件來說，人們可以從各種系列、密度和功能的產(chǎn)品中作出選擇。業(yè)界還為SPI、I2C和SMBus等可編程邏輯器件提供了許多參考設(shè)計(jì)。

值得注意的是，在復(fù)用和可移植性方面可編程邏輯器件具有更高的勝算把握。采用VHDL等高級(jí)語言的硬件分析通常要比來自不同廠商的不同處理器具有更好的可預(yù)測(cè)性。用VHDL可以將任意的可再編程邏輯器件作為目標(biāo)，而微處理器中的一些特殊功能通常會(huì)隨新的目標(biāo)環(huán)境發(fā)生變化。而且芯片的更新或操作系統(tǒng)的修改都會(huì)迫使源代碼的再次目標(biāo)化。

兩種都用？

某種程度上這兩種器件具有互補(bǔ)性。對(duì)于與性能無關(guān)的任務(wù)，CPLD能夠提供非常快速的引腳到引腳性能，并具有時(shí)序的可預(yù)測(cè)性，而微控制器能夠提供諸如ADC、DAC和CAN、USB等專用總線接口性能。雖然這些性能會(huì)限制通用I/O的數(shù)量，但將CPLD用作微處理器端口擴(kuò)展后就能解決這一問題。只具備必要功能的簡化型微控制器的價(jià)格要比僅為滿足I/O要求購買較大封裝的器件便宜許多。CPLD能夠提供的I/O數(shù)量少至32，多至250，并且能夠在同一I/O封裝中裝配更多的邏輯。隨著工藝尺寸的不斷縮減，CPLD價(jià)格也在不斷下降，因此設(shè)計(jì)工程師們?cè)跈?quán)衡性能與價(jià)格時(shí)會(huì)有更多的選擇。

PicoBlaze介紹

PicoBlaze是8位的軟核微控制器，支持8位數(shù)據(jù)總線和16位指令總線(如圖3所示)，是依據(jù)RSIC(精簡指令集計(jì)算機(jī))“哈佛結(jié)構(gòu)”模型設(shè)計(jì)的，具有獨(dú)立的數(shù)據(jù)和指令端口?？梢杂肅語言編寫的交叉編譯器生成程序。PicoBlaze設(shè)計(jì)使用的是VHDL語言，并作了資料歸檔，因此隨之的交叉匯編器能直接跟蹤結(jié)構(gòu)。

PicoBlaze在許多方面象是一臺(tái)基于常數(shù)的機(jī)器。常數(shù)值可規(guī)定用于程序的以下方面：

1. ALU操作中使用的常數(shù)數(shù)值；

2. 常數(shù)端口地址，用于訪問專門的某個(gè)信息或PicoBlaze方案之外的控制邏輯；

3. 控制程序執(zhí)行順序的常數(shù)地址值。

PicoBlaze指令集編碼允許在任何指令字中定義常數(shù)。因此一個(gè)常數(shù)的使用不會(huì)給程序大小或程序的執(zhí)行帶來額外的開銷，因此能有效地用全范圍的 “虛執(zhí)行”擴(kuò)展簡單指令集。所有指令的執(zhí)行時(shí)間大約是2個(gè)時(shí)鐘周期。當(dāng)判斷一個(gè)程序的執(zhí)行時(shí)間時(shí)，特別是當(dāng)嵌入到一個(gè)實(shí)時(shí)狀態(tài)時(shí)，統(tǒng)一的執(zhí)行速率是非常有益的。程序長度是256個(gè)指令，所有地址值定義為含在指令編碼中的某個(gè)8位。固定的存儲(chǔ)空間可以提升模塊的一致性。必要時(shí)，可以擴(kuò)展設(shè)計(jì)來支持更大的存儲(chǔ)范圍。