FPGA異步時鐘設計中的同步策略

　1 引言

　　基于FPGA的數(shù)字系統(tǒng)設計中大都推薦采用同步時序的設計，也就是單時鐘系統(tǒng)。但是實際的工程中，純粹單時鐘系統(tǒng)設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鐘域的情況經(jīng)常不可避免。如果對跨時鐘域帶來的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統(tǒng)無法運行。本文總結(jié)出了幾種同步策略來解決跨時鐘域問題。

　　2 異步設計中的亞穩(wěn)態(tài)

　　觸發(fā)器是FPGA設計中最常用的基本器件。觸發(fā)器工作過程中存在數(shù)據(jù)的建立（setup）和保持（hold）時間。對于使用上升沿觸發(fā)的觸發(fā)器來說，建立時間就是在時鐘上升沿到來之前，觸發(fā)器數(shù)據(jù)端數(shù)據(jù)保持穩(wěn)定的最小時間。而保持時間是時鐘上升沿到來之后，觸發(fā)器數(shù)據(jù)端數(shù)據(jù)還應該繼續(xù)保持穩(wěn)定的最小時間。我們把這段時間成為setup-hold時間（如圖1所示）。在這個時間參數(shù)內(nèi)，輸入信號在時鐘的上升沿是不允許發(fā)生變化的。如果輸入信號在這段時間內(nèi)發(fā)生了變化，輸出結(jié)果將是不可知的，即亞穩(wěn)態(tài) （Metastability）。

　　一個信號在過渡到另一個時鐘域時，如果僅僅用一個觸發(fā)器將其鎖存，那么采樣的結(jié)果將可能是亞穩(wěn)態(tài)。這也就是信號在跨時鐘域時應該注意的問題。如圖2所示。

　　信號dat經(jīng)過一個鎖存器的輸出數(shù)據(jù)為a_dat。用時鐘b_clk進行采樣的時候，如果a_dat正好在b_clk的setup-hold時間內(nèi)發(fā)生變化，此時b_ dat就既不是邏輯“1”，也不是邏輯“0”，而是處于中間狀態(tài)。經(jīng)過一段時間之后，有可能回升到高電平，也有可能降低到低電平。輸出信號處于中間狀態(tài)到恢復為邏輯“1”或邏輯“0”的這段時間，我們稱之為亞穩(wěn)態(tài)時間。

　　觸發(fā)器進入亞穩(wěn)態(tài)的時間可以用參數(shù)MTBF（Mean Time Between Failures）來描述，MTBF即觸發(fā)器采樣失敗的時間間隔，表示為：

　　其中fclock表示系統(tǒng)時鐘頻率，fdata代表異步輸入信號的頻率，tmet代表不會引起故障的最長亞穩(wěn)態(tài)時間，C1和C2分別為與器件特性相關的常數(shù)。如果MTBF很大，就認為這個設計在實際工作中是能夠正常運行的，不會因為亞穩(wěn)態(tài)導致整個系統(tǒng)的失效。當觸發(fā)器處于亞穩(wěn)態(tài)，且處于亞穩(wěn)態(tài)的時間超過了一個時鐘周期，這種不確定的狀態(tài)還會影響到下一級的觸發(fā)器，最終導致連鎖反應，從而使整個系統(tǒng)功能失常。

　　3 同步策略

　　在異步設計中，完全避免亞穩(wěn)態(tài)是不可能的。因此，設計的基本思路應該是：首先盡可能減少出現(xiàn)亞穩(wěn)態(tài)的可能性，其次是盡可能減少出現(xiàn)亞穩(wěn)態(tài)并給系統(tǒng)帶來危害的可能性。以下是根據(jù)實際工作總結(jié)出來的幾種同步策略。

　　3.1 雙鎖存器法

　　為了避免進入亞穩(wěn)態(tài)，應當使參數(shù)MTBF盡可能大。通常采用的方法是雙鎖存器法，即在一個信號進入另一個時鐘域之前，將該信號用兩個鎖存器連續(xù)鎖存兩次（如圖3所示）。理論研究表明這種設計可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個很小的程度，但這種方法同時帶來了對輸入信號的一級延時，需要在設計時鐘的時候加以注意。

　　對于上面的雙鎖存器法，如果a_clk的頻率比b_clk的頻率高，將可能出現(xiàn)因為dat變化太快，而使b_clk無法采樣的問題。即在信號從快時鐘域向慢時鐘域過渡的時候，如果信號變化太快，慢時鐘將可能無法對該信號進行正確的采樣，所以在使用雙鎖存器法的時候，應該使原始信號保持足夠長的時間，以便另一個時鐘域的鎖存器可以正確地對其進行采樣。

　　3.2 結(jié)繩法

　　由于雙鎖存器法在快時鐘域向慢時鐘域過渡中可能存在采樣失效的問題，我們引入了一種安全的跨時鐘域的方法：結(jié)繩法。結(jié)繩法適合任何時鐘域的過渡（clk1，clk2的頻率和相位關系可以任意選定），如圖4所示。

　　圖4中的_clk1表示該信號屬于clk1時鐘域，_clk2的信號表示該信號屬于clk2時鐘域。在兩次src_req_clk1之間被src_vld_clk1結(jié)繩（Pluse2Toggle）。將src_vld—clk1用雙鎖存器同步以后，該信號轉(zhuǎn)換為dst_req_clk2（Toggle2Pluse）。同理，用dst_vld_clk2將dat_req_clk2結(jié)繩，dst_vld_clk2表明在clk2時鐘域中，src_dat_clk1已經(jīng)可以進行正確的采樣了。最后將dst_vld_clk2轉(zhuǎn)換為dst_ack_clk1（Synchronizer and Toggle2Pluse）。dst_ack_clk表明src_dat_clk1已經(jīng)被clk2正確采樣了，此后clk1時鐘域就可以安全地傳輸下一個數(shù)據(jù)了?？梢钥闯?，結(jié)繩法的關鍵是將信號結(jié)繩以后，使其保持足夠長的時間，以便另一個時鐘可以正確采樣。圖5描述了結(jié)繩法的具體實現(xiàn)，主要包括3個基本單元：Pluse2Toggle、Synchronizer和Toggle2Pluse。

　　Pluse2Toggle模塊負責將兩個脈沖信號結(jié)繩，即將單脈沖信號延長；Synchronizer模塊用雙鎖存器法將得到的信號過渡到另一個時鐘域；Toggle2Pluse模塊與Pluse2Toggle功能相對，即將延長的脈沖信號還原為單脈沖，這里用到了異或門。整體的設計思想就是用Pluse2Toggle將信號延長，用Synchronizer過渡，再用Toggle2Pluse還原，以保證另一個時鐘域可以正確采樣，而接收方用相反的流程送回響應信號。

　　結(jié)繩法可以解決快時鐘域向慢時鐘域過渡的問題，且適用的范圍很廣。但是結(jié)繩法實現(xiàn)較復雜，在設計要求較高的場合應該慎用。

　　4 結(jié)束語

　　本文主要把FPGA異步時鐘設計中產(chǎn)生的問題，原因以及解決問題所采用的同步策略做了詳細的分析。其中雙鎖存器法比較適用于只有少數(shù)信號跨時鐘域；結(jié)繩法比較適用快時鐘域向慢時鐘過渡的情況。所以，在實際的應用中，應根據(jù)自身設計的特點選擇適當?shù)耐讲呗浴?/p>