基于FPGA的高速自適應(yīng)格型濾波器的實現(xiàn)

由于重構(gòu)后每個信號路徑上都沒有負(fù)延時情況，根據(jù)時序重構(gòu)原理的性質(zhì)，則這個重構(gòu)映射是合理的，重構(gòu)后的算法結(jié)構(gòu)是合理的，穩(wěn)定的。可以看到，合理地選取映射規(guī)則對電路進(jìn)行時序重構(gòu)，可以合理地斬斷關(guān)鍵路徑，提高系統(tǒng)運(yùn)行速度。在這里，重構(gòu)后的關(guān)鍵路徑為一個處理單位。同理，可以對多級格型預(yù)測器模塊進(jìn)行時序重構(gòu)。同樣的，重構(gòu)后格型預(yù)測器電路的關(guān)鍵路徑也為一個處理單元。這樣，整個改進(jìn)后的RD-GALJP(Retimed Delay-GALJP)系統(tǒng)結(jié)構(gòu)的關(guān)鍵路徑就縮短為1個處理單元。

3 基于FPGA的算法的實現(xiàn)與仿真
以自適應(yīng)噪聲對消為模型進(jìn)行仿真驗證，設(shè)格型預(yù)測器的反射系數(shù)收斂因子為0．008，期望響應(yīng)估計器的收斂因子為0．002。在Matlab中對改進(jìn)前和改進(jìn)后的算法進(jìn)行仿真，測試信號為隨機(jī)2FSK+高斯白噪聲，SNR=-9 dB，得到的收斂曲線如圖4所示。

可以看到，改進(jìn)后的算法在收斂性能和穩(wěn)態(tài)表現(xiàn)都有些許下降，但是降低的幅度很小，在可接受的范圍內(nèi)。利用DSP-builder進(jìn)行FPGA算法建模，實現(xiàn)4階16位定點格式的格型濾波結(jié)構(gòu)，并在Modelsim中進(jìn)行RTL級仿真，得到的改進(jìn)算法濾波效果如圖5所示。
在EP2C70F896C6芯片上進(jìn)行代碼的綜合，得到的結(jié)果為：改進(jìn)前系統(tǒng)的最高工作頻率為23．99MHz，改進(jìn)后系統(tǒng)的最高工作頻率為167． 53 MHz。顯然，系統(tǒng)頻率在算法結(jié)構(gòu)改進(jìn)后有很大的提高。最后，利用DDS技術(shù)產(chǎn)生需要的測試信號和噪聲(測試頻率為100 MHz)，將相應(yīng)的HDL代碼綜合布線后下載到FPGA芯片中，利用Signaltap內(nèi)嵌邏輯分析儀進(jìn)行板級功能測試，結(jié)果如圖6所示。

實驗結(jié)果表明，該模塊可以很好地運(yùn)行在100 MHz以上，適用于高速自適應(yīng)處理的場合。

4 結(jié) 語
FPGA以其高效的硬件特性在信號處理方面有著越來越多的應(yīng)用。本文結(jié)合馳豫超前流水線和時序重構(gòu)技術(shù)，提出一種RD-GALJP算法結(jié)構(gòu)，并以自適應(yīng)噪聲對消為模型進(jìn)行算法仿真。算法仿真的結(jié)果表明，改進(jìn)算法結(jié)構(gòu)相比改進(jìn)前的算法在濾波性能上只有些許下降，但是卻能夠很好地切割關(guān)鍵路徑，以利于流水實現(xiàn)。最后以4階16位定點格式為背景在FPGA中對算法進(jìn)行實現(xiàn)和板級功能測試，綜合布線后得到16 7．53 MHz采樣吞吐率的運(yùn)算性能，比較于改進(jìn)前的23．99 MHz的工作頻率表明，工作頻率的改善顯著。實驗結(jié)果表明，改進(jìn)算法結(jié)構(gòu)可以很好地應(yīng)用于對輸入自相關(guān)矩陣特征值擴(kuò)散敏感的高速高靈敏度的自適應(yīng)信號處理場合。