基于FPGA的幅值可調(diào)信號發(fā)生器設(shè)計
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DAC是本模塊的核心器件，其轉(zhuǎn)換速度等特性直接影響整個系統(tǒng)的性能。DAC器件的選擇應(yīng)從分辨率、轉(zhuǎn)換速度、量化誤差和線性度等幾個方面考慮。因為本系統(tǒng)的工作頻率較高，所以首先應(yīng)選用高速DAC。其次是考慮分辨率和量化誤差問題，增大DAC的位數(shù)可減小量化誤差，提高分辨率。因此，本文采用的DAC器件是德州儀器公司生產(chǎn)的高速低功耗、10位分辨率的DAC芯片THS5651。
DAC的參考電壓可通過EXTL0端來選擇內(nèi)部或外部。當該端口為低電平時(即：EXTL0=AGND)，選擇內(nèi)部參考電壓；當該端口為高電平時(即：EXTL0=AVDD)，選擇外部參考電壓。只要改變參考電壓的大小，就可以改變輸出波形的幅值。THS5651外部參考電壓范圍為0～5V，因此，采用10位DAC(最小分辨率為4．88x10-2V)。圖中第2片THS5651的輸出接到第1片THS5651的參考電壓輸入端EXT10，通過單片機控制第2片THS5651輸出，進而控制第1片THS5651的參考電壓。
2．3 低通濾波模塊
經(jīng)過D／A轉(zhuǎn)換后輸出的階梯波信號通常含有較多的時鐘成分及較為陡峭的躍變邊緣，為了減少輸出波形的抖動、抑制高次諧波、取出主頻fo，必須在D／A轉(zhuǎn)換器的輸出端接入截止頻率為fc／2的低通濾波器。
2．4 鍵盤與顯示模塊
本系統(tǒng)需要設(shè)置并顯示輸出波形的類型、頻率和幅值等參數(shù)。為使系統(tǒng)擁有一個友好、便捷、美觀的用戶界面，設(shè)計中采用鍵盤和液晶顯示器作為系統(tǒng)的輸入輸出模塊。鍵盤輸入模塊選用8279控制4x4陣列鍵盤，采用掃描方式由8279得到鍵盤碼并由中斷服務(wù)程序把數(shù)據(jù)送給單片機。此方案不用單片機掃描，占用資源少。輸出模塊采用HZ128-64D20漢顯液晶模塊，該模塊自帶一、二級漢字字庫點陣，通過串行接口與單片機相連。用液晶顯示器可以實現(xiàn)多級菜單，用戶界面友好，操作方便。
3 系統(tǒng)軟件設(shè)計
FPGA系統(tǒng)采用硬件描述語言VHDL按模塊化方式進行設(shè)計，并將各模塊集成于FPGA芯片中，然后通過QuartusⅡ軟件開發(fā)平臺對設(shè)計文件進行編譯、優(yōu)化、綜合、布局布線和邏輯仿真，最后對FPGA芯片進行編程，實現(xiàn)系統(tǒng)的設(shè)計要求。單片機控制程序采用C語言進行設(shè)計，設(shè)計中采用了結(jié)構(gòu)化和層次化的設(shè)計方法，通過按鍵判斷程序選擇進入不同的模式：波形選擇、頻率設(shè)置、幅度設(shè)置、波形參數(shù)顯示4種模式和1個復(fù)位模式(圖中省略)。在不同的模式下分別執(zhí)行相應(yīng)的子程序，最后分別向FPGA寫入相應(yīng)的控制字。該系統(tǒng)程序流程如圖4所示。本文引用地址：http://www.ex-cimer.com/article/191006.htm
4 系統(tǒng)測試
由鍵盤設(shè)置輸出信號波形的類型、頻率和幅度等參數(shù)，在50Ω負載下，用示波器測試輸出波形的頻率和幅值，并與設(shè)置值進行比較。由于在FPGA中經(jīng)分／倍頻后的結(jié)果與計算時鐘存在一定誤差，因此，需通過軟件進行補償修正，以便使頻率誤差降到最低。對于信號幅度的控制，在程序中也采用軟件進行補償修正。經(jīng)過多次測試和反復(fù)改進，最終實現(xiàn)了如下技術(shù)指標：
1)輸出波形正弦波、方波、三角波、鋸齒波。通過對波形查找表ROM的修改，可實現(xiàn)其它波形，易于系統(tǒng)升級。
2)輸出頻率1 Hz～10MHz。
3)頻率分辨率 1Hz～1MHz時為1Hz。1～10MHz時為10Hz。
4)頻率穩(wěn)定度優(yōu)于10-4。
5)輸出電壓0～5V。
6)幅度分辨率10bits。
5 結(jié)束語
本文給出了一種基于FPGA和DDS技術(shù)的信號發(fā)生器設(shè)計方案，解決了輸出信號幅值可調(diào)的問題，能產(chǎn)生較為理想的正弦波、方波、三角波和鋸齒波等信號波形，波形平滑，無明顯毛刺，響應(yīng)速度快，頻率范圍廣，穩(wěn)定性好，幅值調(diào)節(jié)精度高。系統(tǒng)實現(xiàn)簡單、靈活，易于升級，實用性較強，具有較好的應(yīng)用前景。
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