基于FPGA的QDPSK調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)
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經(jīng)編譯后，可生成如圖5所示元件，元件名為QDPSK_PL，其中clk為系統(tǒng)時(shí)鐘；start為同步信號，高電平有效；datain_a和datain_b分別兩路輸入信號；dataout_a和dataout_b分別兩路輸出信號，其波形仿真圖如圖6所示。由圖6可以得到：當(dāng)start為低電平時(shí)，兩路輸出信號都為0；當(dāng)start信號為高電平時(shí)，對輸入信號(datain_a)有：datain_a=011111111001，此時(shí)dataout_a=010101010001，對輸入信號(datain_b)有：datain_b=011110111101，此時(shí)Dataout_b=010100101001，由此可以得出，元件QDSP_PL實(shí)現(xiàn)了由絕對碼到相對碼的變換。本文引用地址：http://www.ex-cimer.com/article/191008.htm
2．3 四相載波發(fā)生器的實(shí)現(xiàn)
由圖3可知，四相載波發(fā)生器主要產(chǎn)生4種頻率相同、相位互差π／2的載波信號。實(shí)現(xiàn)四相載波有很多種不同方法?？上扔烧袷庪娐樊a(chǎn)生一定頻率的信號，再利用RC移相電路得到不同相位的波形；也可以利用NCO的Implementation項(xiàng)目設(shè)置啟用相位調(diào)制功能，通過設(shè)置相位調(diào)制精度輸出4種不同的相位。該系統(tǒng)利用QuartusⅡ5．2內(nèi)部的PLL直接產(chǎn)生clk0和elk1兩路頻率相同、相位相差π／2的信號，再用2個非門分別對clk0和clk1取反，得到clk2和clk3。這樣就可以實(shí)現(xiàn)四相載波發(fā)生器的功能，其原理圖如圖7所示，圖8為輸出波形仿真圖。
把上述各部分所生的symbol在QuartusⅡ5．2提供的BlockDiagram／SchematicFile中用Graphic Editor編輯連接起來，就形成了圖1的虛線所示的部分，編譯后進(jìn)行整體模塊仿真，經(jīng)過器件編程，可將整體模塊程序燒寫到合適的FPGA芯片中，再配以相應(yīng)的D／A器件及其他外圍電路，調(diào)試后即完成設(shè)計(jì)。
3 結(jié)束語
用FPGA來實(shí)現(xiàn)QDPSK信號發(fā)生器，電路簡單，設(shè)計(jì)靈活，便于修改和調(diào)試，可靠性高。另外，Ahera公司的QuartusⅡ5.2應(yīng)用軟件具有較強(qiáng)大的開放性和綜合性。它可以利用其他各種EDA資源以及先進(jìn)的設(shè)計(jì)方法，使其功能更加完善和強(qiáng)大。它可以實(shí)現(xiàn)從簡單的接口電路設(shè)計(jì)到復(fù)雜的狀態(tài)機(jī)，甚至“Sys-temon Chip”。它的可編程特性帶來了電路設(shè)計(jì)的靈活性，縮短了產(chǎn)品的“Time ToMarket”。
本文作者創(chuàng)新點(diǎn)：基于PLL提出了一種QDPSK的FPGA實(shí)現(xiàn)方案，采用自頂向下的設(shè)計(jì)思想，將系統(tǒng)分成串／并變換器、差分編碼器、邏輯選相電路、四相載波發(fā)生器等4大模塊，用原理圖輸入、VHDL語言設(shè)計(jì)和調(diào)用PLL核相結(jié)合的多種設(shè)計(jì)方法，分別實(shí)現(xiàn)了各模塊的具體設(shè)計(jì)，該方案極大地簡化了系統(tǒng)的設(shè)計(jì)過程和難度，甚至可做到不需要編寫任何程序?qū)崿F(xiàn)QDPSK調(diào)制器的設(shè)計(jì)。
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