基于FPGA的存儲測試系統(tǒng)的設(shè)計

在存儲測試開始之前，通過軟件編程將采集存儲過程分為幾個階段，根據(jù)被測信號的變化，每一個階段的采樣頻率、存儲點數(shù)、采樣開始時間會作自適應(yīng)的調(diào)整。首先接通電源使電路處于復(fù)位態(tài)，此時數(shù)字電源VDD為通電、模擬電源VEE為斷電狀態(tài)，系統(tǒng)中只有FPGA控制模塊工作；然后對電路編程設(shè)定各個環(huán)境的采樣頻率，給電路上電，電路進入等待觸發(fā)態(tài)，此時VDD、VEE通電，存儲器、AD轉(zhuǎn)換器啟動，開始采樣，地址計數(shù)器開始工作；觸發(fā)信號TRI1到來后，進入f1采樣態(tài)，系統(tǒng)按編程設(shè)定的采樣頻率f1開始采樣，負(fù)延遲計數(shù)器開始工作；2環(huán)境觸發(fā)后，系統(tǒng)按照設(shè)定的采樣頻率f2進行采樣，此時處于f2采樣態(tài)；3環(huán)境觸發(fā)后，系統(tǒng)按采樣頻率f3采樣，處于f3采樣態(tài)；當(dāng)負(fù)延遲計數(shù)器計滿設(shè)定值時，地址計數(shù)器和負(fù)延遲計數(shù)器均停止工作，VEE斷電，系統(tǒng)進入等待讀出態(tài)；在讀出數(shù)據(jù)態(tài)，地址同步推進，直到讀完所有的數(shù)據(jù)。
2．2 變頻采樣的模塊設(shè)計
采樣頻率決定了采樣信號的質(zhì)量和數(shù)量，采樣頻率太高，會使采得的信號數(shù)量劇增，占用大量的存儲單元，采樣頻率太低的話，會使模擬信號的某些信息丟失，恢復(fù)出的信號會出現(xiàn)失真。為了達(dá)到最佳效果，必須根據(jù)信號的特點選擇合適的采樣頻率。圖3為設(shè)計的采樣時鐘選擇模塊。