基于FPGA的高速自適應(yīng)濾波器的實(shí)現(xiàn)

由于重構(gòu)后每個(gè)信號(hào)路徑上都沒有負(fù)延時(shí)情況，根據(jù)時(shí)序重構(gòu)原理的性質(zhì)，這個(gè)重構(gòu)映射是合理的、穩(wěn)定的[5]?？梢钥吹?，合理地選取映射規(guī)則對(duì)電路進(jìn)行時(shí)序重構(gòu)，可以斬?cái)嚓P(guān)鍵路徑，提高系統(tǒng)運(yùn)行速度。這里，重構(gòu)后的關(guān)鍵路徑為一個(gè)處理單位。
對(duì)重構(gòu)后的算法進(jìn)行建模、綜合、布線布局，得到182.15 MHz的頻率表現(xiàn)力。顯然，重構(gòu)后的TFRDLMS算法結(jié)構(gòu)的運(yùn)行頻率較于以往有很大的提升。
3.3 變步長優(yōu)化
前面的設(shè)計(jì)都是采用固定步長來處理迭代信號(hào)。如果采用變步長來處理，在收斂初期誤差e較大時(shí)采用較大的步長，則可以加快收斂速度；而在穩(wěn)態(tài)時(shí)誤差e很小時(shí)采用較小步長，則可以降低穩(wěn)態(tài)失調(diào)?？紤]到常用的功率歸一化變步長方式的計(jì)算復(fù)雜度問題，本設(shè)計(jì)選用簡單的邏輯判斷移位來進(jìn)行變步長操作。
DSP Builder中提供了嵌入外部設(shè)計(jì)的HDL模塊的功能。用Verilog在外部寫好關(guān)于邏輯判斷移位的HDL，導(dǎo)入HDLImport模塊。對(duì)變步長的TFRDLMS模型進(jìn)行仿真，固定步長TFRDLMS算法進(jìn)行對(duì)比，結(jié)果如圖5所示。

變步長算法適當(dāng)?shù)卣{(diào)整了收斂速度與穩(wěn)態(tài)誤差的矛盾，它的收斂速度要快于固定步長的模型，而且穩(wěn)態(tài)特性也不會(huì)因此變差。改變后得到的系統(tǒng)最高頻率為182.78 MHz。顯然，加入這種簡單的邏輯判斷變步長模塊，并沒有對(duì)電路的關(guān)鍵路徑造成影響。表1為以上設(shè)計(jì)過程的綜合結(jié)果。

3.4 板級(jí)測試
SignalTap是Quartus軟件中的在線嵌入式邏輯分析儀模塊，利用它可以方便地測試設(shè)計(jì)結(jié)果的實(shí)時(shí)邏輯時(shí)序功能。利用DDS技術(shù)在FPGA中設(shè)計(jì)一個(gè)正弦波發(fā)生器模塊以及噪聲發(fā)生器模塊作為測試信號(hào)出入。在Quartus中建立一個(gè)測試工程，利用芯片內(nèi)部的PLL生成測試運(yùn)行的頻率和SignalTap采樣頻率。SignalTap邏輯分析儀采樣頻率使用最高的250 MHz，將測試頻率設(shè)為125 MHz，并在工程中加入測試總模塊(DDS信號(hào)+變步長TFRDLMS)。綜合布線布局后下載到DE2-70上，用SignalTap觀測信號(hào)如圖6所示。實(shí)驗(yàn)結(jié)果表明，設(shè)計(jì)的電路可以穩(wěn)定地運(yùn)行在百兆以上，滿足高速自適應(yīng)運(yùn)用的需求。

FPGA以其高效的硬件特性在信號(hào)處理方面有著越來越多的應(yīng)用。本文提出的一種變步長的TFRDLMS算法結(jié)構(gòu)的改進(jìn)方法，并以自適應(yīng)噪聲對(duì)消為模型進(jìn)行算法仿真。仿真結(jié)果表明改進(jìn)算法結(jié)構(gòu)相比較改進(jìn)前的算法在濾波性能上只有少許下降，但是卻能夠很好地在信號(hào)流圖上切割關(guān)鍵路徑以利于流水實(shí)現(xiàn)。最后以8階16位定點(diǎn)格式為背景參數(shù)對(duì)變步長TFRDLMS算法進(jìn)行FPGA建模實(shí)現(xiàn)并進(jìn)行板級(jí)功能測試。實(shí)驗(yàn)結(jié)果表明，改進(jìn)算法結(jié)構(gòu)可以很好地應(yīng)用于高速自適應(yīng)信號(hào)處理的場合。
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