基于FPGA的漢明距離電路的實(shí)現(xiàn)

摘要：FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編程邏輯器件的用戶可編程性，可以減少系統(tǒng)的設(shè)計(jì)和維護(hù)風(fēng)險(xiǎn)，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。文中給出了利用FPGA設(shè)計(jì)漢明距離的計(jì)算電路，同時(shí)給出與通過有效的芯片資源配置，恰當(dāng)?shù)剡x擇存儲(chǔ)器的總?cè)萘颗c加法器總數(shù)，來使整個(gè)系統(tǒng)的資源利用率達(dá)到最佳的實(shí)現(xiàn)方法。
關(guān)鍵詞：數(shù)字技術(shù)；FPGA；漢明距離；芯片資源

當(dāng)今時(shí)代已經(jīng)成為信息化時(shí)代，而信息的數(shù)字化也越來越為研究人員所重視。數(shù)字化技術(shù)已經(jīng)引發(fā)了一場(chǎng)范圍廣泛的產(chǎn)業(yè)革命，各種家用電器設(shè)備，信息處理設(shè)備都將向著數(shù)字化的方向變化。如數(shù)字電視、數(shù)字廣播、數(shù)字電影、DVD等等，同時(shí)現(xiàn)在的通信網(wǎng)絡(luò)也向著數(shù)字化的方向發(fā)展。隨著數(shù)字化的發(fā)展，數(shù)字集成電路也得到了廣泛應(yīng)用。20世紀(jì)80年代中期，Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴(kuò)展型CPLD和與標(biāo)準(zhǔn)門陣列類似的FPGA，它們都具有體系結(jié)構(gòu)和邏輯單元比較靈活、集成度高以及適用范圍廣等特點(diǎn)。同時(shí)，這兩種器件也兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路編程同時(shí)也很靈活。
漢明距離在信息論中的定義是兩個(gè)等長(zhǎng)字符串之間的漢明距離，也就是兩個(gè)字符串對(duì)應(yīng)位置的不同字符的個(gè)數(shù)。例如：*1011101與1001 001之間的漢明距離就是2；*2143896與2233796之間的漢明距離為3；*“toned”與“roses”之間的漢明距離為3。
在通信中，累計(jì)定長(zhǎng)二進(jìn)制字中發(fā)生翻轉(zhuǎn)的錯(cuò)誤數(shù)據(jù)位通常也被稱為信號(hào)距離。事實(shí)上，漢明重量分析在包括信息論、編碼理論、密碼學(xué)等領(lǐng)域都有應(yīng)用。

1 硬件設(shè)計(jì)
在擴(kuò)頻通信和數(shù)字突發(fā)通信系統(tǒng)中，接收機(jī)進(jìn)行的數(shù)字相關(guān)檢測(cè)或獨(dú)特碼檢測(cè)，實(shí)際上就是本地一組確定序列的一位二進(jìn)制數(shù)，接收機(jī)將接收到的數(shù)據(jù)連續(xù)不斷的送入N位移位寄存器中，這樣，任一瞬間移位寄存器中的內(nèi)容即為一串二進(jìn)制碼，移位寄存器的輸出作為ROM的地址輸入，這樣，經(jīng)查找表運(yùn)算后，ROM就可輸出所需的數(shù)據(jù)，并將所得數(shù)據(jù)送入漢明計(jì)算電路以得到漢明距離，再經(jīng)過門限判決輸入的漢明距離。其漢明距離的計(jì)算電路框圖如圖1所示。

1．1 8位并入串出移位寄存器
圖2是本系統(tǒng)中的并入串出移位寄存器電路圖。圖2中，當(dāng)移位／置入控制端()為低時(shí)，并行數(shù)據(jù)(A—H)被置入寄存器；而當(dāng)為高電平時(shí)，并行置數(shù)功能被禁止。當(dāng)CLK和CLK INK有一個(gè)為低電平且為高電平時(shí)，另一個(gè)時(shí)鐘則可以輸入；當(dāng)CLK和CLK INK有一個(gè)為高電平時(shí)，另一個(gè)時(shí)鐘被禁止：而只有在CLK為高電平時(shí)，CLK INK才可變?yōu)楦唠娖健?/p>