FPGA控制下面陣CCD時序發(fā)生器設(shè)計及硬件實現(xiàn)
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2．2 驅(qū)動時序分析
ICX098BQ芯片的一個工作周期分為4個階段：感光階段、垂直轉(zhuǎn)移階段、幀轉(zhuǎn)移階段和水平讀出階段。感光階段進(jìn)行光電轉(zhuǎn)換，完成感光陣列的電荷積累。垂直轉(zhuǎn)移階段實現(xiàn)感光陣列積累的電荷包讀出轉(zhuǎn)移到相鄰的垂直移位寄存器。幀轉(zhuǎn)移和水平讀出階段包括電荷包從垂直移位寄存器向水平移位寄存器并行轉(zhuǎn)移以及從水平移位寄存器向輸出放大器的串行輸出。
在CCD工作周期中，首先在Vφ1、Vφ2A、Vφ2B、Vφ3的控制下，感光陣列的垂直移位寄存器進(jìn)行一次電荷轉(zhuǎn)移，將之前殘留下來的電荷徹底清除，為下一步做好準(zhǔn)備。然后垂直驅(qū)動時鐘V1將持續(xù)一段高電平。此刻，讀出時鐘V2A、V2B跳變?yōu)?15 V的高電平窄脈沖，讀出時鐘迅速將感光陣列中的所有像素電荷并行地轉(zhuǎn)移到相鄰的垂直移位寄存器中。在每個行消隱期間，垂直移位寄存器中的電荷在四相垂直驅(qū)動時鐘Vφ1、Vφ2A、Vφ2B、Vφ3交替作用下逐行地向水平寄存器轉(zhuǎn)移。此時水平驅(qū)動時鐘Hφ、Hφ2保持不變。在行正程期間，轉(zhuǎn)移到水平寄存器的一行信號電荷受頻率為10 MHz的兩相水平驅(qū)動時鐘Hφ1、Hφ2控制，向浮置擴(kuò)散放大器水平轉(zhuǎn)移。輸出放大器以復(fù)位門時鐘RG的頻率將像素電荷逐一轉(zhuǎn)換成信號電壓后串行輸出，在輸出端得到與光學(xué)圖像對應(yīng)的一行的視頻信號。
3 基于VHDL的時序發(fā)生器設(shè)計
由于面陣CCD驅(qū)動時序的復(fù)雜性，選用硬件描述語言VHDL設(shè)計CCD時序。VHDL采用自頂向下的設(shè)計方式，具有較強(qiáng)的硬件描述能力和仿真能力。在程序中，定義的輸入輸出端包括兩個輸入端和10個輸出端。
整個驅(qū)動時序發(fā)生器的實現(xiàn)程序為兩重嵌套的循環(huán)，整個過程采用3段式狀態(tài)機(jī)來完成。一個CCD工作周期流程如下：
(1)對水平寄存器進(jìn)行清空復(fù)位。
(2)垂直轉(zhuǎn)移，將電荷從感光區(qū)轉(zhuǎn)移到相鄰的垂直移位寄存器。
(3)進(jìn)行幀轉(zhuǎn)移和水平讀出階段。幀轉(zhuǎn)移一行，水平讀出一行，直到整幀讀出完畢。
(4)返回，讀取下一幀。即返回步驟(1)。
狀態(tài)轉(zhuǎn)移圖如圖3所示。本文引用地址：http://www.ex-cimer.com/article/191097.htm
IDLE：為空閑狀態(tài)；當(dāng)積分啟動后，轉(zhuǎn)到狀態(tài)1。
狀態(tài)1：為預(yù)讀出狀態(tài)；讀出水平寄存器內(nèi)的電荷，當(dāng)水平讀出700個電荷后，轉(zhuǎn)向狀態(tài)2，否則，自循環(huán)。
狀態(tài)2：為垂直轉(zhuǎn)移狀態(tài)；使感光區(qū)的電荷轉(zhuǎn)移到垂直移位寄存器，垂直轉(zhuǎn)移后，轉(zhuǎn)到狀態(tài)3。
狀態(tài)3：幀轉(zhuǎn)移狀態(tài)；其中Flag為場有效標(biāo)志，當(dāng)Flag=1時，進(jìn)入積分狀態(tài)，開始下一幀的工作。
狀態(tài)4：水平讀出狀態(tài)。
狀態(tài)5：積分狀態(tài)，轉(zhuǎn)向空閑狀態(tài)，開始下一幀的工作。
根據(jù)分析，設(shè)計出產(chǎn)生上述時序的頂層原理圖，如圖4所示。
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