一種基于AT25T1024 FLASH的高速SPI接口設(shè)計
加入技術(shù)交流群
各狀態(tài)說明如下：
SPI_IDLE：空閑狀態(tài)，如果主機配置了寄存器SPICFGSTART，狀態(tài)就跳到SPI_TX_BUFFER狀態(tài)。
SPI_TX_BUFFER：在此狀態(tài)主要向SPI_CTRL模塊的發(fā)送緩沖區(qū)地址0填入8位讀命令及讀取數(shù)據(jù)的三字節(jié)起始地址，狀態(tài)機之間進入下一狀態(tài)。
SPI_CTRL_REG：在這一狀態(tài)，配置SPI_CTRL模塊CTRL寄存器的值，包括一次讀操作搬運的數(shù)據(jù)位數(shù)，數(shù)據(jù)加載方式。如果配置GO位為“1”，表明可以開始進行讀傳輸，進入下一狀態(tài)SPI_CS。
SPI_CS：配置SPI_CTRL)模塊寄存器SS位的值，以選擇傳輸數(shù)據(jù)的從設(shè)備。
SPI_WAIT：本狀態(tài)判斷讀操作的起始地址和終止地址是否在要求的范圍內(nèi)，如果處于相應(yīng)的范圍，地址自動加64后，狀態(tài)機進入SPI_SS_ UA狀態(tài)。
SPI_SS_UA：等待片內(nèi)DPRAM的寫操作完成，如果DPRAM_WR_END_T信號為高，說明當前的傳輸操作已經(jīng)結(jié)束，可以進入下一次的訪問，狀態(tài)機進入SPI_IDLE狀態(tài)。
2．2 控制模塊的設(shè)計
SPI_CTRL控制模塊可將發(fā)送緩沖區(qū)0的數(shù)據(jù)讀出來，經(jīng)過并串轉(zhuǎn)換，發(fā)送到串行線SI上，并且控制從串行線SO上接收數(shù)據(jù)，存儲在接收緩沖區(qū)，并行數(shù)據(jù)轉(zhuǎn)換成串行輸出由并串轉(zhuǎn)換狀態(tài)機來控制實現(xiàn)，見圖3。本文引用地址：http://www.ex-cimer.com/article/191112.htm
各狀態(tài)含義如下：
TX_IDLE：等待主機設(shè)置控制寄存器的GO位，如果置“1”，表示準備開始傳輸，跳入下一狀態(tài)TX_ADDR。
TX_ADDR：當傳輸長度小于等于32位時，跳入下一狀態(tài)PARALELL_DATA。
PARALELL_DATA：如果GO為1，在此狀態(tài)TIP將被置“1”，說明傳輸開始，傳輸?shù)挠嫈?shù)器開始計數(shù)。
SERIAL_DATA：并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)發(fā)送出去，當CNT_SHIFT計數(shù)器減到0時，傳輸結(jié)束，狀態(tài)跳入TX_IDLE。
2．3 串行移位時鐘設(shè)計
SPI串行線上的主從設(shè)備必須根據(jù)具體要求設(shè)置匹配的傳輸時序模式，時序只有匹配，數(shù)據(jù)傳輸才能正常進行。如果設(shè)置的不匹配，可能導致數(shù)據(jù)接收方和發(fā)送方在同一時鐘沿作用，而使數(shù)據(jù)傳輸失敗。本設(shè)計中的時鐘僅支持SP0模式，即串行時鐘處于空閑電平時，空閑狀態(tài)時鐘的極性電平為低，在時鐘的前沿采樣數(shù)據(jù)，時鐘后沿串行線上數(shù)據(jù)變化。
在采樣時刻，線上數(shù)據(jù)必須已經(jīng)穩(wěn)定可靠，因此數(shù)據(jù)發(fā)送端設(shè)備應(yīng)提前將數(shù)據(jù)移出到數(shù)據(jù)線上，本SPI接口電路設(shè)計在同一串行移位時鐘周期中的前一個時鐘沿(即相反時鐘變化方向)將數(shù)據(jù)移出，移位時鐘設(shè)計為系統(tǒng)時鐘的兩分頻，為40／2MHz。
2．4 SPI相關(guān)寄存器描述
在本設(shè)計中，共有四種32位寄存器，包括控制寄存器，從設(shè)備選擇寄存器，加載配置數(shù)據(jù)起始寄存器以及加載配置數(shù)據(jù)完成寄存器。
控制寄存器用來控制配置信息加載方式，即：片外FLASH加載方式或主機直接加載方式。當選擇片外FLASH加載方式時，控制寄存器還用來控制一次數(shù)據(jù)傳輸?shù)拈L度。CTRL寄存器的具體描述見表1。
評論