PCB評(píng)估過(guò)程中注意因素

　　半導(dǎo)體復(fù)雜性和邏輯門總量的增加已要求集成電路具有更多的管腳及更精細(xì)的引腳間距。在一個(gè)引腳間距為1mm的BGA器件上設(shè)計(jì)2000以上的管腳在當(dāng)今已是很平常的事情，更不要說(shuō)在引腳間距為0.65mm的器件上布置296個(gè)管腳了。越來(lái)越快的上升時(shí)間和信號(hào)完整性(SI)的需要，要求有更多數(shù)量的電源和接地管腳，故需要占用多層板中更多的層，因而驅(qū)動(dòng)了對(duì)微過(guò)孔的高密度互聯(lián)(HDI)技術(shù)的需要。

　　HDI是為了響應(yīng)上述需要而正在開發(fā)的互連技術(shù)。微過(guò)孔與超薄電介質(zhì)、更細(xì)的走線和更小的線間距是HDI技術(shù)的主要特征。

　　2.RF設(shè)計(jì)

　　針對(duì)RF設(shè)計(jì)，RF電路應(yīng)該直接設(shè)計(jì)成系統(tǒng)原理圖和系統(tǒng)板布局，而不用于進(jìn)行后續(xù)轉(zhuǎn)換的分離環(huán)境。RF仿真環(huán)境裝的所有仿真、調(diào)諧和優(yōu)化能力仍然是必需的，但是仿真環(huán)境較“實(shí)際”設(shè)計(jì)而言卻能接受更為原始的數(shù)據(jù)。因此，數(shù)據(jù)模型之間的差異以及由此而引起的設(shè)計(jì)轉(zhuǎn)換的問題將會(huì)銷聲匿跡。首先，設(shè)計(jì)者可在系統(tǒng)設(shè)計(jì)與RF仿真之間直接交互;其次，如果設(shè)計(jì)師進(jìn)行一個(gè)大規(guī)?；蛳喈?dāng)復(fù)雜的RF設(shè)計(jì)，他們可能想將電路仿真任務(wù)分配到并行運(yùn)行的多個(gè)計(jì)算平臺(tái)，或者他們想將一個(gè)由多個(gè)模塊組成的設(shè)計(jì)中的每一個(gè)電路發(fā)送到各自的仿真器中，從而縮短仿真時(shí)間。

　　3.先進(jìn)的封裝

　　現(xiàn)代產(chǎn)品日漸增加的功能復(fù)雜性要求無(wú)源器件的數(shù)量也相應(yīng)增加，主要體現(xiàn)在低功耗、高頻應(yīng)用中的去耦電容和終端匹配電阻數(shù)量的增加。雖然無(wú)源表貼器件的封裝在歷經(jīng)數(shù)年后已縮小得相當(dāng)可觀了，但在試圖獲得最大極限密度時(shí)其結(jié)果仍然是相同的。印刷元器件技術(shù)使得從多芯片組件(MCM)和混合組件轉(zhuǎn)變到今天直接可以作為嵌入式無(wú)源元件的SiP和PCB。在轉(zhuǎn)變的過(guò)程中采用了最新的裝配技術(shù)。例如，在一個(gè)層狀結(jié)構(gòu)中包含了一個(gè)阻抗材料層，以及直接在微球柵陣列(uBGA)封裝下面采用了串聯(lián)終端電阻，這些都大大提高了電路的性能?，F(xiàn)在，嵌入式無(wú)源元件可獲得高精度的設(shè)計(jì)，從而省去了激光清潔焊縫的額外加工步驟。無(wú)線組件中也正朝著直接在基板內(nèi)提高集成度的方向發(fā)展。

　　4.剛性柔性PCB

　　為了設(shè)計(jì)一個(gè)剛性柔性PCB，必須考慮影響裝配過(guò)程的所有因素。設(shè)計(jì)者不能像設(shè)計(jì)一個(gè)剛性PCB那樣來(lái)簡(jiǎn)單地設(shè)計(jì)一個(gè)剛性柔性PCB，就如同該剛性柔性PCB不過(guò)是另一個(gè)剛性PCB。他們必須管理設(shè)計(jì)的彎曲區(qū)域以確保設(shè)計(jì)要點(diǎn)將不會(huì)導(dǎo)致由于彎曲面的應(yīng)力作用而使得導(dǎo)體斷裂和剝離。仍有許多機(jī)械因素需要考慮，如最小彎曲半徑、電介質(zhì)厚度和類型、金屬片重量、銅電鍍、整體電路厚度、層數(shù)和彎曲部分?jǐn)?shù)量。

　　理解剛性柔性設(shè)計(jì)并決定你的產(chǎn)品是否允許你創(chuàng)建一個(gè)剛性柔性設(shè)計(jì)。

　　5.信號(hào)完整性規(guī)劃

　　最近幾年，針對(duì)串并變換或串行互連的與并行總線結(jié)構(gòu)和差分對(duì)結(jié)構(gòu)相關(guān)的新技術(shù)在不斷進(jìn)步。

　　圖2表明了針對(duì)一個(gè)并行總線和串并轉(zhuǎn)換設(shè)計(jì)所遇到的典型設(shè)計(jì)問題的類型。并行總線設(shè)計(jì)的局限在于系統(tǒng)時(shí)序的變化，如時(shí)鐘歪斜和傳播延時(shí)。由于整個(gè)總線寬度上的時(shí)鐘歪斜的原因，針對(duì)時(shí)序約束的設(shè)計(jì)依然是困難的。增加時(shí)鐘速率只會(huì)讓問題變得更糟糕。

　　圖2：并行總線和串并轉(zhuǎn)換設(shè)計(jì)所遇到的典型設(shè)計(jì)問題。

　　另一方面，差分對(duì)結(jié)構(gòu)在硬件層面采用了一個(gè)可交換的點(diǎn)對(duì)點(diǎn)連接來(lái)實(shí)現(xiàn)串行通訊。通常，它通過(guò)一個(gè)單向串行“通道”來(lái)轉(zhuǎn)移數(shù)據(jù)，這個(gè)單向串行通道是可以疊加成1-、2-、4-、8-、16-和32-寬度的配置。每個(gè)通道攜帶一個(gè)字節(jié)的數(shù)據(jù)，因而總線可處理從8字節(jié)到256字節(jié)的數(shù)據(jù)寬度，并且通過(guò)使用某些形式的錯(cuò)誤檢測(cè)技巧可保持?jǐn)?shù)據(jù)的完整性。然而，由于數(shù)據(jù)速率很高，導(dǎo)致了其他設(shè)計(jì)問題。高頻下的時(shí)鐘恢復(fù)成為系統(tǒng)的重?fù)?dān)，因?yàn)闀r(shí)鐘要快速鎖定輸入數(shù)據(jù)流，以及為了提高電路的抗抖性能還要減小所有周期到周期間的抖動(dòng)。電源噪聲也為設(shè)計(jì)師帶來(lái)了額外問題。該類型的噪聲增加了產(chǎn)生嚴(yán)重抖動(dòng)的可能，這將使得眼圖的開眼變得更加困難。另外的挑戰(zhàn)是減少共模噪聲，解決來(lái)自于IC封裝、PCB板、電纜和連接器的損耗效應(yīng)所導(dǎo)致的問題。

　　6.設(shè)計(jì)套件的實(shí)用性

　　USB、DDR/DDR2、PCI-X、PCI-Express和RocketIO等設(shè)計(jì)套件將毋庸質(zhì)疑地對(duì)設(shè)計(jì)師進(jìn)軍新技術(shù)領(lǐng)域產(chǎn)生很大的幫助。設(shè)計(jì)套件給出了技術(shù)的概況、詳細(xì)說(shuō)明以及設(shè)計(jì)者將要面臨的困難，并緊跟有仿真及如何創(chuàng)建布線約束。它與程序一起提供說(shuō)明性文件，這為設(shè)計(jì)者提供了一個(gè)掌握先進(jìn)新技術(shù)的先機(jī)。