基于雙FPGA的刀閘接口控制箱的設(shè)計(jì)
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2．3 時(shí)鐘生成模塊
時(shí)鐘生成模塊在實(shí)現(xiàn)出口自檢、使能時(shí)需要1μs、64μs和128μs的時(shí)鐘，實(shí)現(xiàn)指示燈閃爍時(shí)需要500μs時(shí)鐘。利用FPGA的DMC模塊把16 MHz的時(shí)鐘分成系統(tǒng)所需的時(shí)鐘。時(shí)鐘仿真圖如圖7所示。本文引用地址：http://www.ex-cimer.com/article/191175.htm
本設(shè)計(jì)為保證可靠性選用了2塊FPGA同時(shí)工作，它們之間通過模擬串行口交換信息可以實(shí)現(xiàn)相互邏輯上閉鎖。在電路出口處把2塊FPGA驅(qū)動的繼電器觸點(diǎn)串聯(lián)后作為最終的出口控制，又在硬體電路上實(shí)現(xiàn)邏輯閉鎖。如此可以保證裝置的可靠動作，不會再有誤動作發(fā)生。
4 整體測試
該方案設(shè)計(jì)的刀閘接口控制箱單元，已經(jīng)制成產(chǎn)品調(diào)試成功，并完成型式試驗(yàn)。在數(shù)字化變電站試運(yùn)行，運(yùn)行中沒有發(fā)現(xiàn)問題。測試環(huán)節(jié)進(jìn)行了以下測試。
4．1 單板硬件測試
主要測試電源系統(tǒng)工作電壓值及上電時(shí)序如圖8所示，通道1至3分別為1．2、5、3．3 V電壓建立波形，對于FPGA要求內(nèi)核電源1．2 V建立完成后才能允許IO模塊電源3．3 V建立。圖9中通道4為3．3 V電源。通道1為FPGA程序引導(dǎo)完成信號DONE，DONE完成后FPGA內(nèi)部邏輯可以正常工作。通道3為上電復(fù)位信號，該信號復(fù)位期間所有邏輯信號處在復(fù)位狀態(tài)，完成復(fù)位后系統(tǒng)就可以正常工作了。
4．2 FPGA功能測試
一般通過仿真和黑盒測試兩種方法，每一個(gè)功能模塊可以通過設(shè)定邊界條件測試功能完整性，整體邏輯功能一般通過測試輸入信號和輸出信號的邏輯關(guān)系，然后測試整套裝置的功能完整性。
4．3 整裝置功能和性能測試
整套裝置按照設(shè)計(jì)技術(shù)指標(biāo)測試功能和性能，主要測試了開關(guān)量動作值、動作時(shí)間、分辨率，光口通訊測試以及整裝置環(huán)境適應(yīng)性和EMC電磁兼容測試。均達(dá)到了設(shè)計(jì)要求，已經(jīng)通過試驗(yàn)，滿足現(xiàn)場運(yùn)行條件。
5 結(jié)束語
由于方案應(yīng)用了軟體邏輯和出口驅(qū)動電路雙重閉鎖，使裝置的運(yùn)行可靠性有了很大提高，誤動的可能性降到極小。測試和現(xiàn)場運(yùn)行證明該方案是可靠的。該方案可推廣到其他對動作可靠性要求高的場合。但是該方案為提高動作可靠性而增加了相對冗余的軟件邏輯和硬件資源，必將提高系統(tǒng)制造成本。
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