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          基于HyperLynx的FPGA系統(tǒng)信號完整性仿真分析

          作者: 時間:2011-05-23 來源:網(wǎng)絡 收藏


          3 LineSim仿真
          LineSim可以在布局布線前對所設計的方案進行仿真,將仿真的結果作為實際布線的約束條件,在初期預測和消除信號完整性問題。
          3.1 高速信號線端接仿真
          信號反射的原因是信號沿導線傳播所受到的瞬態(tài)阻抗發(fā)生變化時,則一部分信號將被反射,另一部分發(fā)生失真并繼續(xù)傳播下去,這將導致波形的邊沿處發(fā)生振鈴現(xiàn)象。一般要求過沖幅值限定在150 mV左右,否則會造成EMC問題。典型的端接方式包括:源端串聯(lián)端接;遠端并聯(lián)端接;遠端戴維南端接;遠端RC端接。其中源端串聯(lián)端接使用器件少并且效果好,因此該采用源端串聯(lián)端接方案。
          由于EP2C8采用20 MHz獨立的有源時鐘,因此在仿真時只需考慮EP2C8的CLK。若將有源晶振的輸出直接和EP2C8相連,則LineSim仿真的結果如圖3(a)所示,信號邊沿處有振鈴現(xiàn)象,電壓過沖幅值3.629 V,下沖值為-450.2 mV,超過了過沖幅值范圍。當采用一個阻值為50 Ω源端串聯(lián)電阻時,SI仿真的結果如圖3(b)所示,接收端接收到的時鐘信號在跳變處無振鈴現(xiàn)象,抑制信號反射的效果很好。

          本文引用地址:http://www.ex-cimer.com/article/191200.htm

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