基于FIash和JTAG接口的FPGA多配置系統(tǒng)
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JTAG接口模塊通過外部引腳接收到JTAG信號后，為了完成JTAG指令及數(shù)據(jù)的提取，JTAG接口模塊中必需包含一個TAP(Test Access Port)控制器，TAP控制器是一個16狀態(tài)的狀態(tài)機，在TCK的上升沿通過TMS的變化可以控制狀態(tài)的轉移。在特定的狀態(tài)即可將JTAG指令及數(shù)據(jù)分別存入指令寄存器(IR-Instruetion Register)和數(shù)據(jù)寄存器(DR-Data Register)中。JTAG接口模塊在接收到上位機軟件發(fā)送的指令后，相應的解釋如表1所列。本文引用地址：http://www.ex-cimer.com/article/191234.htm
2 FIash控制器和FPGA器件配置模塊設計
2．1 FIash控制器設計
燒寫Flash存儲器和利用Flash存儲器配置FPGA器件時，都需要對Flash存儲器進行操作，因此需要設計一個控制器模塊來專門產(chǎn)生Flash存儲器的控制指令。Flash控制器要實現(xiàn)的功能是：響應輸入的擦除、寫、讀命令，并根據(jù)命令產(chǎn)生相應的時序來實現(xiàn)對Flash的操作。
為了在一片F(xiàn)lash存儲器中存放多個配置文件，可以將Flash按照配置文件的大小分為多個區(qū)間。這樣，對于一個具體的配置文件，輸入指令的作用范圍應該在配置文件存放的區(qū)間內(nèi)。因此，擦除某個配置文件時要選用塊擦除方式，而不是整片擦除方式。
為了及時的將一幀配置碼流寫入Flash存儲器中，要求Flash存儲器的編程時間應該小于FPGM指令執(zhí)行后的等待時間。根據(jù)Flash存儲器數(shù)據(jù)手冊上的參考數(shù)據(jù)計算后發(fā)現(xiàn)，使用普通的編程方式來燒寫一幀配置碼流時間大于等待時間，而使用寫緩沖的編程方式來燒寫一幀配置碼流的時間要小于等待時間，因此必須選用寫緩沖的編程方式來燒寫Flash存儲器。
JTAG接口與Flash控制器間的命令和數(shù)據(jù)翻譯由反向兼容JTAG控制器中的燒寫控制模塊完成。它會接收JTAG接口發(fā)送的擦除或寫命令，經(jīng)過轉化后產(chǎn)生相應的Flash控制器必需的命令、地址和數(shù)據(jù)。由于一次寫緩沖編程寫入Flash存儲器的數(shù)據(jù)小于一幀配置碼流的大小，因此接收到寫命令后，燒寫控制模塊會配合寫命令和對應的操作地址，將緩沖區(qū)中一幀配置碼流分多次送往Flash控制器。
2．2 FPGA器件配置模塊設計
Virtex系列FPGA器件的配置模式共有4種：串行主模式、串行從模式、并行從模式和邊界掃描模式，其中主模式使用內(nèi)部振蕩器提供時鐘，從模式和邊界掃描模式使用器件外部提供的時鐘。在FPGA器件上電初始化后，配置模塊向FPGA發(fā)送配置碼流和配置時鐘來配置FPGA器件。因為配置速度越快FPGA器件工作前的等待時間就越短，所以本方案選擇速度最快的并行從模式。圖2是并行從模式的時序圖，數(shù)據(jù)(DATA[7：O])必須滿足建立時間(Tsu)和保持時間(Th)的約束。FPGA器件配置模塊配置FPGA器件的步驟如下：
①FPGA器件配置模塊檢測到INIT引腳信號變高，說明FPGA器件的上電后自動初始化已完成，配置模塊向Flash控制器發(fā)送讀命令；
②配置模塊收到Flash控制器返回的配置碼流后，在每個時鐘上升沿向FPGA器件發(fā)送一個8位配置碼流；
③配置模塊檢測到DONE引腳信號變高，說明FPGA器件已配置完成，配置過程結束。
由于從向Flash控制器發(fā)送讀命令到Flash控制器返回配置碼流的時間大于一個周期，且返回數(shù)據(jù)的位寬大于并行從模式的數(shù)據(jù)位寬，因此必須先對配置碼流進行位寬轉換。同時，為了保證CCLK的每個始終上升沿都有一個8位配置碼流發(fā)送出去，還必須對CCLK進行合適的分頻。
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