基于FPGA高速并行采樣技術(shù)的研究

摘要：介紹一種基于四通道ADC的高速交錯(cuò)采樣設(shè)計(jì)方法以及在FPGA平臺(tái)上的實(shí)現(xiàn)。著重闡述四通道高速采樣時(shí)鐘的設(shè)計(jì)與實(shí)現(xiàn)、高速數(shù)據(jù)的同步接收以及采樣數(shù)據(jù)的校正算法。實(shí)驗(yàn)及仿真結(jié)果表明，同步數(shù)據(jù)采集的結(jié)構(gòu)設(shè)計(jì)和預(yù)處理算法，能良好抑制并行ADC輸出信號(hào)因相位偏移、時(shí)鐘抖動(dòng)等造成的失配誤差。
關(guān)鍵詞：交錯(cuò)采樣；高速采樣時(shí)鐘；同步接收；信號(hào)處理

0 引言
高速、超寬帶信號(hào)采集技術(shù)在雷達(dá)、天文和氣象等領(lǐng)域應(yīng)用廣泛。高采樣率需要高速的模／數(shù)轉(zhuǎn)換器(ADC)。目前市場上單片高速ADC的價(jià)格昂貴，分辨率較低，且采用單片超高速ADC實(shí)現(xiàn)的數(shù)據(jù)采集對(duì)FPGA的性能和PCB布局布線技術(shù)提出了嚴(yán)峻的挑戰(zhàn)。
利用時(shí)間交叉采樣原理，對(duì)同一信號(hào)用多個(gè)相對(duì)較低速的ADC并行采樣是可行的。本文針對(duì)某項(xiàng)目要求構(gòu)建了四路采樣率為400 MHz的ADC和高性能FPGA接口處理平臺(tái)，實(shí)現(xiàn)1．6 GHz數(shù)據(jù)采集。著重討論了ADC采樣時(shí)鐘的設(shè)計(jì)、數(shù)據(jù)同步接收和校正預(yù)處理等關(guān)鍵技術(shù)，并提出軟硬件優(yōu)化方案。

1 采樣系統(tǒng)設(shè)計(jì)
1．1 多ADC并行采樣原理
時(shí)間交叉采樣原理基于使用多片相對(duì)低速的并行ADC實(shí)現(xiàn)高速數(shù)據(jù)采集。m路ADC中每一片ADC的采樣頻率是整個(gè)系統(tǒng)采樣頻率的1／m，通過算法調(diào)整可使每一路通道時(shí)鐘具有固定相位差，采樣數(shù)據(jù)經(jīng)多路排序合并后，可達(dá)到一路ADC采樣速率m倍的效果。圖1是四路采樣時(shí)序結(jié)構(gòu)，理想條件下各路時(shí)鐘相位依次相差90°。

1．2 時(shí)鐘設(shè)計(jì)
外部時(shí)鐘信號(hào)經(jīng)“時(shí)鐘分配模塊1”轉(zhuǎn)換成兩路同相差分時(shí)鐘信號(hào)，一路送“時(shí)鐘分配模塊2”，另一路經(jīng)PCB走線移相90°后送“時(shí)鐘分配模塊3”。模塊2，3各輸出兩路180°相差時(shí)鐘信號(hào)，最終得到依次相差近似90°的四路ADC采樣時(shí)鐘。
四路時(shí)鐘信號(hào)并非嚴(yán)格均勻相差90°，各路獨(dú)立進(jìn)入“相位調(diào)整電路”微調(diào)。相位微調(diào)電路由可編程移相LC網(wǎng)絡(luò)組成，F(xiàn)PGA獨(dú)立控制四路調(diào)整電路，使相位時(shí)延控制在200～300 ps范圍。時(shí)鐘分配及調(diào)整電路結(jié)構(gòu)如圖2所示。