寬帶數(shù)字信道化接收機的FPGA實現(xiàn)
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2 基于FPGA的信道化接收機實現(xiàn)
2．1 主要芯片介紹
ADC10D1000是NS最新推出的一款超高速低功耗10位模擬／數(shù)字轉換器，單通道最高采樣頻率可達到2．0 GHz，全功率帶寬為2．8 GHz。該芯片采用單電源1．9 V供電，總功耗只有2．8 W，比同級的A／D低33％，被NS列為Power Wise系列的高能源效率產(chǎn)品之一。該芯片采用292個球體的BGA封裝，令產(chǎn)品更小巧輕盈，而且散熱能力更強，即使沒有散熱器，系統(tǒng)也可在攝氏-40°～85°的工業(yè)級溫度范圍內工作。該芯片的無雜散信號動態(tài)范圍(SFDR)可高達66 dBc，達到業(yè)界最高水平，而且有效位數(shù)(ENOB)高達9．1位，為提高寬帶數(shù)字接收機的動態(tài)范圍提供了有力的條件。
ADC10D1000與8位高速A／D相比，在許多性能上有了提高，但輸入的最大模擬電壓的峰峰值為860 mV，相較于8位高速A／D較低，使得輸入信號的功率應在3 dB以下，建議使用時功率在2 dB以下。
選用的StratixIII系列EP3SE110F1152C4型號的FPGA。該系列的FPGA是世界上結合了最佳性能、最大密度和最低功耗的65-nm器件。具有最低的靜態(tài)和動態(tài)功耗，比上一代器件快了25％。Stratix III FPGA系列有33．8萬的邏輯單元(LE)和27萬的寄存器、擁有17．2Mb的600MHz內存和896個18x18的乘法器。Stratix III FPCA支持40多個I／O接口標準，支持高速內核以及高速I／O，已實現(xiàn)400 MHz DDR3，并且具有業(yè)界最佳的信號完整性。
2．2 系統(tǒng)硬件設計
系統(tǒng)的硬件設計框圖如圖4所示。本文引用地址：http://www.ex-cimer.com/article/191258.htm
A／D轉換是進行數(shù)字化處理的前提，其性能直接影響接收機的整體性能。其性能指標主要有采樣速率和分辨率。射頻前端輸出信號的中心頻率為720 MHz，帶寬為480 MHz，根據(jù)帶通采樣定理，所需A／D器件的采樣速率應為960 MHz。要想得到大動態(tài)范圍的接收機，所需A／D器件的分辨率應越小越好，即輸出數(shù)據(jù)位數(shù)越多越好。綜合以上兩點選用了ADC10D1000。
為了給ADC10D1000提供更穩(wěn)定相噪更好的時鐘信號，該時鐘信號由外部晶振和鎖相環(huán)(LMX2312和VCO190-964)產(chǎn)生。VCO190-964的頻率范圍為951-977 MHz，單端輸出。由FPGA控制LMX2312的工作方式及工作頻率，設計選用200 kHz為相位監(jiān)測比較頻率，LMX2312通過比較自身時鐘信號與VCO反饋信號產(chǎn)生控制電壓，鎖定VCO的輸出頻率為960 MHz。
ADC10D1000輸入的時鐘信號要求為差分形式，因此要通過變壓器ADTL2-18對VCO輸出信號進行轉換，且變壓器輸出端應接100 Ω差分阻抗匹配A／D的輸入阻抗。A／D的輸出為LVDS信號，所以在與FPGA連接時要注意100 Ω匹配電阻要靠近FPGA管腳。為保證ADC10D1000的輸出不減
少數(shù)據(jù)吞吐率，設計采用內部1：2Demux增加數(shù)據(jù)寬度的方法，即同時并行輸出2組10位采樣數(shù)據(jù)，及DDR模式在時鐘上升沿和下降沿均輸出數(shù)據(jù)的方法降低了時鐘速率，使輸出時鐘頻率降為時鐘信號960 MHz的1／4，即240 MHz。
為了在調試時，可以很方便地修改FPGA內部判定信號的幅度閾值，不用等待FPGA長時間的編譯過程，在設計中加入DSP。DSP還可以校正相位差編碼，確立相位差的零點。
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