基于FPGA的CMI編碼系統(tǒng)設計

摘要：提出了一種基于FPGA并利用Verilog HDL實現(xiàn)的CMI編碼設計方法。研究了CMI碼型的編碼特點，提出了利用Altera公司CycloneⅡ系列EP2C5Q型號FPGA完成CMI編碼功能的方案。在系統(tǒng)程序設計中，首先產(chǎn)生m序列，然后程序再對m序列進行CMI碼型變換。在CMI碼型變換過程中，采用專用寄存器對1碼的狀態(tài)進行了存儲，同時利用m序列的二倍頻為CMI編碼進程提供時鐘激勵，最后輸出CMI碼型。實驗結(jié)果表明，采用FPGA完成CMI編碼的設計，編碼結(jié)果完全正確，能夠達到預期要求。利用這種方法實現(xiàn)CMI編碼功能，具有效率高、可擴展性強、升級方便等特點，方便嵌入到大規(guī)模設計中，具有廣泛的應用前景。
關(guān)鍵詞：FPGA；VetilogHDL；傳號反轉(zhuǎn)碼(CMI)；編碼；m序列

CMI碼一般作為PCM4次群數(shù)字中繼接口和光纖傳輸系統(tǒng)中的線路碼型。這種碼型不具有直流分量，有較多的電平跳躍，含有豐富的定時信息，因此很容易提取位定時信號，該碼型具有良好的糾錯能力，是一種很重要的碼型。
在高次脈沖編碼調(diào)制終端設備中廣泛使用CMI碼作為接口碼型，在速率低于8 448 kb／s的光纖數(shù)字傳輸系統(tǒng)中也被建議作為線路傳輸碼型。
本文主要介紹CMI碼的編碼具體實現(xiàn)方法，系統(tǒng)設計中采用了Altera公司CycloneⅡ系列的EP2C5Q型號FPGA作為系統(tǒng)的核心單元，完成CMI編碼功能，程序設計平臺為0uartusⅡ7．2軟件，采用Verilog HDL作為程序設計語言。

1 CMI編碼規(guī)則及FPGA配置電路
CMI碼的全稱是傳號反轉(zhuǎn)碼，CMI碼的編碼規(guī)則如下：當輸入0碼時，編碼輸出01；當輸入1碼時，編碼輸出則00和11交替出現(xiàn)，如表1所示。

根據(jù)此規(guī)則輸出CMI碼元的速率應為輸入基帶信號碼元速率的2倍，對于輸入為1的碼字，輸出不僅與當前碼字有關(guān)，還與前一個1碼的輸出有關(guān)，1碼對應的編碼結(jié)果是00或11碼型交替出現(xiàn)。由以上規(guī)則可以看出，在同步的情況下，輸出只對應3種有效碼型。即01、00、11碼，而10碼型則無效，因此可以根據(jù)這個特點進行檢錯。
設計中采用的是Altera公司的EP2C5Q型號FPGA，EP2C5Q是CycloneⅡ系列器件中的一種，CycloneⅡ器件采用90 nm工藝制造，在邏輯容量、PLL、乘法器和I／O數(shù)量上都較Cyclone有了很大的提高。EP2C5Q型號FPGA具有豐富的邏輯資源，共有4 608個邏輯單元(LE)，26個M4K RAM塊，2個PLL鎖相環(huán)，13個18x18的乘法器模塊。
在FPGA硬件電路設計中需要注意的問題就是JTAG下載電路、配置芯片EEPROM電路與FPGA的連接關(guān)系。FPGA每次上電后都需要進行配置，從EEPROM中將數(shù)據(jù)讀入，然后開始運行。根據(jù)FPGA在配置電路中的角色，其配置數(shù)據(jù)可以使用3種方式載入到目標器件中，分別是：FPGA主動(Active)方式；FPGA被動(Passive)方式；JTAG方式。在FPGA主動方式下，由目標FPGA來主動輸出控制和同步信號(包括配置時鐘)給Altera專用串行配置芯片(如EPCS1、EPCS4等)，在配置芯片收到命令后，就把配置數(shù)據(jù)發(fā)送到FPGA，完成配置過程。要注意的是：Altera FPGA所支持的主動方式，只能夠與Altera公司提供的主動串行配置芯片(EPCS系列)配合使用。這種配置模式只有在StratixⅡ和Cyclone系列(Cyclone和CycloneⅡ)的器件中支持。在被動方式下，是由系統(tǒng)中的其他設備發(fā)起并控制配置過程。比較常用的是JTAG配置方式JTAG是IEEE 1149．1邊界掃描測試的標準接口。絕大多數(shù)的Altera FPGA都支持由JTFAG口進行配置，并支持JAM STAPL標準。從JTAG接口進行配置可以使用Altera的下載電纜，通過QuartusⅡ工具下載。