基于FPGA+DSP的雷達(dá)高速數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)

摘要：激光雷達(dá)的發(fā)射波及回波信號(hào)經(jīng)光電器件轉(zhuǎn)換形成的電信號(hào)具有脈寬窄，幅度低，背景噪聲大等特點(diǎn)，對(duì)其進(jìn)行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問(wèn)題。同時(shí)，A/D轉(zhuǎn)換器與數(shù)字信號(hào)處理器直接連接會(huì)導(dǎo)致數(shù)據(jù)傳輸不及時(shí)，影響系統(tǒng)可靠性、實(shí)時(shí)性。針對(duì)激光雷達(dá)回?fù)苄盘?hào)，提出基于FPGA與DSP的高速數(shù)據(jù)采集系統(tǒng)，利用FPGA內(nèi)部的異步FIFO和DCM實(shí)現(xiàn)A/D轉(zhuǎn)換器與DSP的高速外部存儲(chǔ)接口（EMIF）之間的數(shù)據(jù)傳輸。介紹了ADC外圍電路、工作時(shí)序以及DSP的EMIF的設(shè)置參數(shù)，并對(duì)異步FIFO數(shù)據(jù)讀寫(xiě)進(jìn)行仿真，結(jié)合硬件結(jié)構(gòu)詳細(xì)地分析設(shè)計(jì)應(yīng)注意的問(wèn)題。系統(tǒng)采樣率為30 MHz，采樣精度為12位。

　　0 引言

　　隨著雷達(dá)數(shù)據(jù)處理技術(shù)的快速發(fā)展，需要高速采集雷達(dá)回波信號(hào)。然而激光雷達(dá)的發(fā)射波及回波信號(hào)經(jīng)光電器件轉(zhuǎn)換后，形成的電信號(hào)脈寬窄，幅度低，而且背景噪聲大，如采用低速的數(shù)據(jù)采集系統(tǒng)進(jìn)行采集，存在數(shù)據(jù)精度不高等問(wèn)題。同時(shí)，為避免數(shù)據(jù)傳輸不及時(shí)，發(fā)生數(shù)據(jù)丟失，影響系統(tǒng)的可靠性和實(shí)時(shí)性，需設(shè)計(jì)開(kāi)發(fā)高速數(shù)據(jù)采集系統(tǒng)。

　　設(shè)計(jì)中針對(duì)前端輸出約-25～25 mV，帶寬為20 MHz的信號(hào)，采用高帶寬，低噪聲，高數(shù)據(jù)傳輸率，高分辨率數(shù)模轉(zhuǎn)換芯片AD9235；利用XC2V250內(nèi)部的大小為6 KB的異步FIFO實(shí)現(xiàn)AD9235轉(zhuǎn)換器與TMS320C6201間的高速數(shù)據(jù)傳輸。采集系統(tǒng)的采樣率為30 MHz，分辨率為12位，內(nèi)部異步緩存FIFO為6 KB，滿足高速數(shù)據(jù)采集要求。

　　1 系統(tǒng)設(shè)計(jì)

　　如果A／D直接與DSP的外部存儲(chǔ)接口EMIF連接，會(huì)使DSP的負(fù)荷過(guò)重，另一方面DSP還需擴(kuò)展外設(shè)，與采樣輸入共用一條外部總線，進(jìn)行外部設(shè)備的讀寫(xiě)，不允許數(shù)據(jù)采集始終占用外部總線。如果不能及時(shí)接收數(shù)據(jù)，上次存儲(chǔ)的數(shù)據(jù)會(huì)被覆蓋，造成數(shù)據(jù)丟失。異步FIFO能實(shí)現(xiàn)不同時(shí)鐘域的數(shù)據(jù)傳輸，可將它作為A／D轉(zhuǎn)換器和EMIF之間的橋梁，每寫(xiě)入一塊數(shù)據(jù)，便通知EMIF從FIFO取走數(shù)據(jù)?；谝陨戏治?，圖1為高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖。

圖1 高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

　　FPGA內(nèi)部DCM為A／D轉(zhuǎn)換器和DSP提供采樣時(shí)鐘和外部振蕩源，A／D轉(zhuǎn)換器與DSP工作在不同時(shí)鐘，在FPGA內(nèi)部生成一個(gè)異步FIFO作為數(shù)據(jù)傳輸緩存。A／D轉(zhuǎn)換器把采樣值寫(xiě)入FIFO，F(xiàn)IFO寫(xiě)使能WR_EN一直有效，系統(tǒng)上電后，A／D轉(zhuǎn)換器一直處于工作狀態(tài)，每寫(xiě)入一塊數(shù)據(jù)便向DSP發(fā)出中斷信號(hào)，在中斷中讀取FIFO中的數(shù)據(jù)。FIFO輸入數(shù)據(jù)寬度12位，輸出數(shù)據(jù)寬度為24位，F(xiàn)IFO讀時(shí)鐘高于寫(xiě)時(shí)鐘，DSP讀取數(shù)據(jù)比A／D向FIFO寫(xiě)數(shù)據(jù)快，而且DSP內(nèi)部數(shù)據(jù)處理時(shí)間較快，可保證系統(tǒng)高速實(shí)時(shí)采集。