數(shù)字基帶傳輸系統(tǒng)的FPGA設(shè)計與實(shí)現(xiàn)
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2．4 譯碼模塊的仿真
根據(jù)圖2所示，譯碼模塊方框圖在QuartusⅡ平臺上用VHDL語言編程，經(jīng)編譯后可進(jìn)行仿真。為了將譯碼結(jié)果與原始信號進(jìn)行比較，將圖3，圖4的編碼結(jié)果作為譯碼器的輸入信號進(jìn)行譯碼，將譯碼結(jié)果與以上的原始信號進(jìn)行比較。
當(dāng)輸入的HDB3碼為0-100-1+100+1-100-1+100+1-100-1+100+1……譯碼結(jié)果為全“0”碼，如圖5所示。圖中clock為時鐘信號，data_in為輸入HDB3碼，data_out為輸出的信碼。data_in為00，表示“0”電平；data_in為01，表示“+1”電平；data_in為11，表示“-1”電平。
將譯碼結(jié)果與編碼前的原始信號做比較，可看出兩者是一致的。本文引用地址：http://www.ex-cimer.com/article/191307.htm
讓輸入信號data_in為31313000301313100010……，譯碼的結(jié)果為11111000001111100000……，如圖6所示。
將譯碼結(jié)果與編碼前的原始信號做比較，可看出兩者仍是一致的。
3 數(shù)字基帶系統(tǒng)設(shè)計與仿真
3．1 數(shù)字基帶系統(tǒng)的設(shè)計
HDB3編譯碼數(shù)字基帶系統(tǒng)的設(shè)計是在QuartusⅡ平臺上，采用原理圖的方式來實(shí)現(xiàn)的。首先，分別創(chuàng)建HDB3編碼模塊和譯碼模塊符號文件；然后新建基帶系統(tǒng)頂層文件；再在頂層文件中分別調(diào)入HDB3編碼模塊和譯碼模塊符號文件；按要求連線后，即得到HDB3編譯碼數(shù)字基帶系統(tǒng)電路。
3．2 數(shù)字基帶系統(tǒng)的仿真
將以上原理圖進(jìn)行編譯后，即可進(jìn)行仿真。使輸入信碼為10110001000011000000111000001011，系統(tǒng)傳輸結(jié)果如圖7所示。圖中，clock為時鐘信號，data_in為輸入信碼，hdb3_code為系統(tǒng)傳輸用的HDB3碼，da_ta_out為輸出信碼。由圖可知，系統(tǒng)的輸出與輸入完全一致。
3．3 數(shù)字基帶系統(tǒng)的調(diào)試
當(dāng)整個系統(tǒng)通過程序仿真后，將程序下載到ACEX1K-EP1K30TC144-1芯片，從而完成整個數(shù)字基帶系統(tǒng)的設(shè)計。調(diào)試時把發(fā)送部分與接收部分連接起來進(jìn)行系統(tǒng)調(diào)試，檢測各測試點(diǎn)信號是否正確，在調(diào)試中，硬軟件要結(jié)合起來。由于芯片可以高度集成,問題一般出現(xiàn)在軟件上，故在調(diào)試中軟件參數(shù)的更改是最重要的。
4 結(jié)語
采用FPGA技術(shù)實(shí)現(xiàn)數(shù)字基帶傳輸系統(tǒng)，包括編碼器的設(shè)計與仿真、譯碼器的設(shè)計與仿真以及整個數(shù)字基帶傳輸系統(tǒng)的設(shè)計與仿真。最后，在Altera公司的ACEX1K-EP1K30TC144-1芯片上加以實(shí)現(xiàn)。整個系統(tǒng)具有結(jié)構(gòu)簡單，性能穩(wěn)定，有效性好，可靠性高等優(yōu)點(diǎn)。除此之外，其優(yōu)點(diǎn)還體現(xiàn)在設(shè)計者不受芯片結(jié)構(gòu)的影響，避免了重復(fù)設(shè)計，縮短了開發(fā)周期；設(shè)計的模塊化，提高了軟硬件的組合度，使設(shè)計成果可以重復(fù)利用；在選擇實(shí)現(xiàn)系統(tǒng)目標(biāo)器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面，具有更大的自由度；總的設(shè)計方案和功能結(jié)構(gòu)被確定后，就可以進(jìn)行多人多任務(wù)的并行工作方式，擴(kuò)大了設(shè)計規(guī)模，提高了設(shè)計效率。
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