基于FPGA的數(shù)字示波器
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2．4．2 FIFO及觸發(fā)電路設(shè)計
該系統(tǒng)利用FPGA設(shè)計大小為1 024 B的FIFO，實現(xiàn)對A／D采集數(shù)據(jù)的快速存儲。A／D采集電路開啟時，F(xiàn)IFO開始存儲數(shù)據(jù)。利用FPGA設(shè)計的FIFO如圖5所示。本文引用地址：http://www.ex-cimer.com/article/191331.htm
當(dāng)FIFO所存儲的數(shù)據(jù)在屏幕上還原出波形時，選取一個固定的起始點，使后面的波形能夠連續(xù)且沒有重疊的在屏幕上顯示。這個起始點反映到系統(tǒng)中就是觸發(fā)信號。該系統(tǒng)中采用內(nèi)部軟件觸發(fā)方式，通過軟件設(shè)置觸發(fā)電平。所設(shè)置的施密特觸發(fā)器參數(shù)易于修改，從而抑制比較器產(chǎn)生的毛刺。當(dāng)采樣值大于觸發(fā)電平，則產(chǎn)生一次觸發(fā)。該方式充分利用了FPGA的資源，減少外圍電路，消除硬件毛刺產(chǎn)生的干擾，易于調(diào)整觸發(fā)電壓。
2．4．3 SoPC系統(tǒng)設(shè)計
由于采集的數(shù)字信號需要進行高速處理，因此本設(shè)計利用了FPGA，高效的SoPC，對FIFO(數(shù)據(jù)緩存)中的數(shù)據(jù)進行處理，并控制TFT液晶顯示所采集信號的波形。
3 系統(tǒng)軟件設(shè)計
系統(tǒng)軟件設(shè)計實現(xiàn)了人機交互、信息提示、系統(tǒng)啟動與復(fù)位等功能。系統(tǒng)軟件設(shè)計如圖6所示，該系統(tǒng)包含采樣時鐘產(chǎn)生單元、顯存控制單元、TFT液晶顯示和可編程放大控制等模塊。Verilog可以形成原理圖，對其進行仿真實現(xiàn)，而且SoPC配置的軟核CPU允許掛接這些單元，很容易實現(xiàn)總體功能的合理規(guī)劃。
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