基于FPGA和NiosII的逆變焊接電源控制器
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(2)弧長控制方案
焊接電弧的穩(wěn)定對(duì)于焊接質(zhì)量的提高和保證焊接電源適應(yīng)不同的焊接工況十分重要。由于焊接電弧電壓直接影響弧長的變化，而電弧電壓隨著焊接電流的改變而變化，因此弧長控制和電流控制是關(guān)聯(lián)的。
當(dāng)前對(duì)焊接電弧的調(diào)節(jié)主要有2種方式：以脈沖峰值電流Ip和基值電流Ib均保持不變的I-I方式，以及脈沖電壓Up和基值電流Ib保持不變的U-I方式。I-I方式由于Ip和Ib均為恒流外特性，可以達(dá)到穩(wěn)定的熔滴過渡，并且通過控制脈沖電流波形可以精確地控制熔滴過渡行為。但I(xiàn)-I方式是通過調(diào)節(jié)脈沖頻率來實(shí)現(xiàn)電弧長度的調(diào)節(jié)，存在調(diào)節(jié)速度慢且弧長變化時(shí)脈沖周期劇烈變動(dòng)等缺點(diǎn)。本文采用在不影響熔滴過渡過程的前提下對(duì)Ip和Ib進(jìn)行閾值范圍內(nèi)微調(diào)變化的方式，不但可以減小電流脈沖頻率變化的劇烈程度，而且可以加快電弧動(dòng)態(tài)調(diào)節(jié)過程。這樣電流控制構(gòu)成內(nèi)環(huán)，弧長(壓)控制構(gòu)成外環(huán)。雙閉環(huán)控制算法如圖5所示。本文引用地址：http://www.ex-cimer.com/article/191363.htm
2．2 NiOSIl軟核設(shè)計(jì)
NiosII是專門針對(duì)Altera公司FPGA的32位嵌入式CPU。它是一個(gè)完全由Altera FPGA的邏輯單元和嵌入式RAM塊實(shí)現(xiàn)的RISC結(jié)構(gòu)的軟核CPU。NiosIICPU提供3種不同的配置：NioslI／f(快速型)、NiosII／s(標(biāo)準(zhǔn)型)和NiosII／e(經(jīng)濟(jì)型)?？梢酝ㄟ^SOPC Builder來選擇所需的NiosII軟核，根據(jù)具體的應(yīng)用需求來定制它的外圍設(shè)備，還可以通過自定義指令和外圍模塊來增加NiosII系統(tǒng)的功能。這里考慮到功能需要和FPGA內(nèi)部資源占用率，選用NioslI／e型CPU。
在本設(shè)計(jì)中，NiosII／e型CPU任務(wù)有：與面板通信，將電流波形和其他焊接參數(shù)傳送到FPGA的DPRAM中，并且讀取DPRAM中的焊機(jī)數(shù)據(jù)傳送到面板上；負(fù)責(zé)保護(hù)氣體起停、快送絲、慢送絲等焊接的時(shí)序控制。因此NiosII軟核的軟件設(shè)計(jì)包括：與DPRAM接口、焊接時(shí)序控制，以及控制送絲機(jī)和面板通信。根據(jù)上述要求，通過SOPC Builder配置的NioslI軟核系統(tǒng)資源如圖6所示。
2．3 DPRAM和接口邏輯設(shè)計(jì)
NioslI和FPGA硬件邏輯之間的數(shù)據(jù)交換可以采用DPRAM、SPI和SCI等形式。DPRAM采用并行傳輸，傳輸速度快，通信協(xié)議簡(jiǎn)單，而且FPGA中一般有DPRAM的宏模塊可供使用。因此，本文采用DPRAM作為各種焊接波形數(shù)據(jù)和工藝參數(shù)的存儲(chǔ)媒介。采用FPGA內(nèi)部DPRAM宏模塊，只需根據(jù)需要修改位數(shù)、容量等參數(shù)?？紤]本設(shè)計(jì)的需要，DPRAM選擇16位，容量為1K字。采用DPRAM作為通信中間環(huán)節(jié)，關(guān)鍵問題是如何合理解決以下2個(gè)問題：
①DPRAM與NiosII的接口?？梢酝ㄟ^為NiosII添加I／O口以模擬DPRAM讀寫時(shí)序進(jìn)行接口，也可以直接利用NiosII中的Avalon總線和DPRAM互連。采用I／O口模擬讀寫時(shí)序速度較慢且浪費(fèi)FPGA的內(nèi)部邏輯資源，本文采用自定義邏輯模塊將Avalon總線與DPRAM進(jìn)行連接，根據(jù)Avalon總線的讀寫時(shí)序設(shè)計(jì)接口模塊。
②DPRAM與FPGA硬件邏輯的接口。本文結(jié)合SOPC Builder幫助文件中給出的DPRAM讀寫時(shí)序，設(shè)計(jì)簡(jiǎn)單的邏輯實(shí)現(xiàn)接口。
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