擴(kuò)頻通信芯片STEL-2000A的FPGA實(shí)現(xiàn)

擴(kuò)頻通信因其很好的保密性、隱蔽性、抗干擾性以及抗多徑效應(yīng)等優(yōu)勢(shì)得到了快速發(fā)展和廣泛應(yīng)用。因此，許多公司推出了各種型號(hào)的擴(kuò)頻集成電路，典型的有STEL-2000A，該芯片因外圍電路簡(jiǎn)單而得到了廣泛應(yīng)用。
然而，由于該芯片是基于專用集成電路(ASIC)技術(shù)，其內(nèi)部電路和大部分功能已經(jīng)固化，對(duì)不同的場(chǎng)合缺乏靈活性，對(duì)以后系統(tǒng)升級(jí)也造成很大困難。而現(xiàn)場(chǎng)可編程門陣列(FPGA)內(nèi)部資源豐富，功能強(qiáng)大，并且可重復(fù)編程，現(xiàn)場(chǎng)可修改設(shè)計(jì)，加之其相應(yīng)的EDA軟件功能完善，仿真能力好，有豐富的IP核資源，在成本和靈活性等方面都有很大優(yōu)勢(shì)，使得利用FPGA進(jìn)行復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)已成為主流。
近幾年來國(guó)內(nèi)外有許多學(xué)者利用FPGA對(duì)擴(kuò)頻通信系統(tǒng)中的某一個(gè)模塊進(jìn)行設(shè)計(jì)，如：數(shù)控振蕩器、PN碼發(fā)生器、匹配濾波器。也有學(xué)者嘗試對(duì)整個(gè)系統(tǒng)進(jìn)行設(shè)計(jì)，但這些努力大多僅限于軟件上的功能仿真，并且對(duì)一些關(guān)鍵模塊缺乏清晰的描述。
本文對(duì)擴(kuò)頻芯片關(guān)鍵模塊的實(shí)現(xiàn)方法進(jìn)行了闡述，并推導(dǎo)出詳細(xì)參數(shù)，基于ISE 10．1實(shí)現(xiàn)了整個(gè)系統(tǒng)，最后下載到FPGA芯片中調(diào)試成功。

1 STEL-2000A系統(tǒng)的整體框架
1．1 發(fā)射子系統(tǒng)
在發(fā)射子系統(tǒng)中，如圖1所示，輸入的串行二進(jìn)制數(shù)據(jù)序列首先進(jìn)行串并轉(zhuǎn)換，分成兩路(I路和Q路)速率減半的序列，由于采用QPSK調(diào)制方式，為了避免相位模糊問題，在串并轉(zhuǎn)換后進(jìn)行差分編碼，然后將差分編碼器的輸出序列與PN碼生成器輸出的偽隨機(jī)序列進(jìn)行異或運(yùn)算，完成信號(hào)的頻譜擴(kuò)展，再將擴(kuò)頻輸出的兩路數(shù)據(jù)分別與數(shù)控振蕩器(NumericallyContmlkd Oscillator，NCO)的兩路正交載波輸出各自相乘，最后將相乘后的結(jié)果相加，這樣就實(shí)現(xiàn)了DQPSK調(diào)制，輸出的是數(shù)字化的已調(diào)信號(hào)。

1．2 接收子系統(tǒng)
接收系統(tǒng)要完成數(shù)字中頻信號(hào)到基帶信號(hào)的轉(zhuǎn)換、信號(hào)的捕獲、同步、解擴(kuò)、差分解調(diào)以及并串轉(zhuǎn)換等功能，如圖2所示。進(jìn)入接收系統(tǒng)的是經(jīng)正交采樣(Quadraturc Samping)后的數(shù)字中頻信號(hào)，經(jīng)下變頻器生成基帶信號(hào)，再將其輸出送入匹配濾波器。在匹配濾波器中，主要實(shí)現(xiàn)信號(hào)的同步與解擴(kuò)。解擴(kuò)后的數(shù)據(jù)進(jìn)行差分解調(diào)，差分解調(diào)過程中的中間結(jié)果送入自動(dòng)頻率控制(Automatic Frequency Control，AF-C)模塊以生成校正信號(hào)來自動(dòng)調(diào)整NCO的輸出頻率，最后將解調(diào)輸出數(shù)據(jù)經(jīng)并串轉(zhuǎn)換便得到原始數(shù)據(jù)序列。

2 關(guān)鍵模塊分析與實(shí)現(xiàn)
2．1 NCO模塊
NCO采用Xilinx公司提供的直接數(shù)字式頻率合成器(Direct Digital Synthesizer，DDS)IP核，DDS的工作原理如圖3所示，在參考時(shí)鐘的驅(qū)動(dòng)下，N位加法器對(duì)頻率控制字K和N位累加寄存器中的值進(jìn)行相加，相加后的結(jié)果存入累加寄存器中，以累加寄存器中的值為地址將波形存儲(chǔ)器里相應(yīng)地址的數(shù)據(jù)讀出，即輸出正弦或余弦信號(hào)的幅度值。

累加寄存器長(zhǎng)度為N，則波形存儲(chǔ)器2N用個(gè)樣點(diǎn)來表示正弦波的一個(gè)周期，地址每次累加K相當(dāng)于每隔K個(gè)點(diǎn)輸出一次，輸出一個(gè)完整的正弦波需要時(shí)間，則DDS的輸出頻率fout滿足關(guān)系式。當(dāng)K取1時(shí)輸出頻率為最大頻率分辨率。參數(shù)設(shè)置主時(shí)鐘為100 MHz，△f=1．0 Hz，可得N=27，由于要求的輸出頻率為2 MHz，可得：K=2 684 355。據(jù)此對(duì)DDS IP核進(jìn)行元件例化程序如下：