基于邏輯分析內(nèi)核的FPGA電路內(nèi)調(diào)試技術(shù)

隨著FPGA融入越來越多的能力，對有效調(diào)試工具的需求將變得至關(guān)重要。對內(nèi)部可視能力的事前周密計(jì)劃將能使研制組采用正確的調(diào)試戰(zhàn)略，以更快完成他們的設(shè)計(jì)任務(wù)。

“我知道我的設(shè)計(jì)中存在一個(gè)問題，但我沒有很快找到問題所需要的內(nèi)部可視能力。”由于缺乏足夠的內(nèi)部可視能力，調(diào)試FPGA基系統(tǒng)可能會受挫。使用通常包含整個(gè)系統(tǒng)的較大FPGA時(shí)，調(diào)試的可視能力成為很大的問題。為獲得內(nèi)部可視能力，設(shè)計(jì)工程師必須把一些引腳專門用作調(diào)試引腳，而不是實(shí)際用于設(shè)計(jì)。哪些工具可用于進(jìn)行內(nèi)部FPGA跡線測量？又有哪些技術(shù)可用固定的引腳數(shù)最大化內(nèi)部可視能力？

FPGA設(shè)計(jì)工程師有兩種進(jìn)行內(nèi)部跡線測量的方法：

1. 把結(jié)點(diǎn)路由至引腳，使用傳統(tǒng)的外部邏輯分析儀測試。

2. 把一個(gè)邏輯分析儀內(nèi)核插入FPGA 設(shè)計(jì)，通過JTAG把由內(nèi)部FPGA存儲器保存的跡線捕獲路由輸出。

邏輯分析

FPGA開發(fā)者要在設(shè)計(jì)前期作出重要的判定，他們有意識或無意識地確定如何能夠調(diào)試他們的設(shè)計(jì)。得到內(nèi)部FPGA可視能力的最常用方法是使用邏輯分析儀，把感興趣的內(nèi)部結(jié)點(diǎn)路由至分析儀探測的引腳。這種方法提供深存儲器跡線，在這里問題成因和其影響可能有很大的時(shí)間間隔。邏輯分析儀能很好測量可能逃逸仿真的異步事件。一個(gè)例子是具有非相關(guān)頻率的兩個(gè)或多個(gè)時(shí)鐘域交互影響。邏輯分析儀提供強(qiáng)大的觸發(fā)，所得到的測量結(jié)果能建立與其它系統(tǒng)事件的時(shí)間相關(guān)。

傳統(tǒng)邏輯分析儀提供狀態(tài)和定時(shí)模式，因此可同步或異步地捕獲數(shù)據(jù)。在定時(shí)模式，設(shè)計(jì)工程師能看到信號躍變間的關(guān)系。在狀態(tài)模式，設(shè)計(jì)工程師有能力觀察相對于狀態(tài)時(shí)鐘的總線。當(dāng)調(diào)試總線值至關(guān)重要的數(shù)據(jù)路徑時(shí)，狀態(tài)模式是特別有用的。

有效的真實(shí)世界測量需要事先周密的計(jì)劃。使用傳統(tǒng)邏輯分析儀要顧及的主要權(quán)衡是把結(jié)點(diǎn)路由輸出至可探測的引腳。傳統(tǒng)邏輯分析儀只能觀察到路由至引腳的信號。由于還不知道潛在的電路內(nèi)調(diào)試問題，設(shè)計(jì)工程師只能把很少幾個(gè)引腳用于調(diào)試。這樣少的引腳數(shù)可能不足以提供解決手頭問題的足夠可視能力，從而延誤項(xiàng)目的完成。

保持內(nèi)部可視能力，同時(shí)減少專用于調(diào)試引腳數(shù)的一種方法是在設(shè)計(jì)中插入開關(guān)多路轉(zhuǎn)換器(見圖1)。例如當(dāng) FPGA 設(shè)計(jì)進(jìn)入電路時(shí)，可能需要觀察128個(gè)內(nèi)部結(jié)點(diǎn)，這就需要一次跟蹤32個(gè)通道。在這種情況下，可在FPGA設(shè)計(jì)中實(shí)現(xiàn)多路轉(zhuǎn)換器，在給定時(shí)間內(nèi)路由出32 個(gè)結(jié)點(diǎn)。為編程多路轉(zhuǎn)換器，設(shè)計(jì)工程師可下載新的配置文件，使用JTAG或通過多路轉(zhuǎn)換器上的控制線經(jīng)路由切換各信號。在設(shè)計(jì)階段，必須仔細(xì)規(guī)劃測試多路轉(zhuǎn)換器插入。否則設(shè)計(jì)工程師可能止步于不能同時(shí)訪問需要調(diào)試的結(jié)點(diǎn)。

Agilent 16702B所捕獲的跡線

圖1: 測試多路轉(zhuǎn)換器的插入使設(shè)計(jì)工程師有能力路由出內(nèi)部信號的子集，圖中為Agilent 16702B所捕獲的跡線。