一種基于FPGA 的驅(qū)動(dòng)接口電路的設(shè)計(jì)
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AD7862—2被用于單極0 到2. 5 V 的輸入范圍。對(duì)AD7862—10和AD7862-3來說, 轉(zhuǎn)換輸出的12位為二進(jìn)制補(bǔ)碼, 對(duì)于AD7862-2來說, 輸出的為12位的原碼。
2、接口電路程序設(shè)計(jì)
在本設(shè)計(jì)中用的是AD7862??10, 采用高速轉(zhuǎn)換模式, 典型轉(zhuǎn)換時(shí)序如圖2所示。
高速轉(zhuǎn)換模式時(shí)序圖
圖2高速轉(zhuǎn)換模式時(shí)序圖。
圖2中對(duì)應(yīng)的時(shí)間參數(shù)的要求如下表1所示。
表1高速采樣模式時(shí)序參數(shù)表。
高速采樣模式時(shí)序參數(shù)表
從圖2的時(shí)序圖可以看出AD7862 通過輸入脈沖信號(hào)CONVST啟動(dòng)轉(zhuǎn)換。在CONVST 信號(hào)的下降沿, 片上的兩個(gè)track /ho ld都同時(shí)的被設(shè)置為ho ld狀態(tài), 兩個(gè)通道開始進(jìn)行轉(zhuǎn)換。轉(zhuǎn)換時(shí)鐘由內(nèi)置的晶振提供。BUSY 信號(hào)指示轉(zhuǎn)換結(jié)束, 同時(shí)兩個(gè)通道的轉(zhuǎn)換結(jié)果可以被讀出。由A0 的值來決定第一次讀取的值是VA1 或者VB1, 第二次讀取的是VA2或者VB2。當(dāng)CS信號(hào)和RD信號(hào)為低時(shí), 數(shù)據(jù)被從12位的并行數(shù)據(jù)線上讀取。在高速轉(zhuǎn)換模式下, AD7862 的轉(zhuǎn)換時(shí)間為3. 6 us, track /ho ld收集時(shí)間為0. 3 us。為了保證最佳轉(zhuǎn)換效果, 在轉(zhuǎn)換期間和下一次轉(zhuǎn)換開始前300 ns不能進(jìn)行讀取操作。
上述的時(shí)序圖對(duì)應(yīng)為先讀取VA1和VA2, 然后在讀取VB1和VB2, 對(duì)應(yīng)的信號(hào)A0首先被設(shè)為低電平, 然后被拉為高電平。在設(shè)計(jì)驅(qū)動(dòng)電路的過程中, 一定要保證設(shè)計(jì)的時(shí)序滿足上述時(shí)序參數(shù)的要求 , 不然就有可能發(fā)生采樣不準(zhǔn), 出錯(cuò)。
評(píng)論