脈沖壓縮原理及FPGA實(shí)現(xiàn)
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3 64階匹配濾波器設(shè)計(jì)及仿真
由于匹配濾波器就是有限脈沖響應(yīng)濾波器，具有線性特性，所以通過低階濾波器的直接級(jí)聯(lián)相加就可以實(shí)現(xiàn)高階濾波器，前一個(gè)濾波器的移位數(shù)據(jù)y_out作為下一個(gè)濾波器模塊信號(hào)的輸入，每個(gè)濾波器模塊都與4階FIR設(shè)計(jì)相同，只需根據(jù)不同系數(shù)更改查找表中的數(shù)據(jù)。
在64階匹配濾波器設(shè)計(jì)中，先用16個(gè)4階的FIR濾波器級(jí)聯(lián)成一個(gè)64階的FIR濾波器，然后再用4個(gè)64階的FIR濾波器組成一個(gè)64階的匹配濾波器，即64階的脈沖壓縮濾波器。64階脈沖壓縮濾波器的邏輯設(shè)計(jì)如圖5所示。
邏輯設(shè)計(jì)是以Altera公司的cycloneⅡ系列EP2C70為平臺(tái)，在QuartusⅡ軟件中利用VHDL語言和原理圖進(jìn)行邏輯設(shè)計(jì)，頂層為原理圖，底層為VHDL文件。圖5中，fir64模塊為匹配濾波器實(shí)部對(duì)應(yīng)的64階濾波器，fir64I模塊為匹配濾波器虛部對(duì)應(yīng)的64階濾波器，輸出為16 位的I、Q兩路信號(hào)。由Matlab軟件仿真出來的匹配濾波器的系數(shù)全部是小數(shù)，然后進(jìn)行歸一化處理后得到匹配濾波系數(shù)。脈沖壓縮加權(quán)不涉及硬件規(guī)模的增加，只是對(duì)其系數(shù)乘以一個(gè)適當(dāng)?shù)募訖?quán)函數(shù)，在實(shí)際的編程實(shí)現(xiàn)過程中與不加權(quán)的處理方法是完全一致的。
對(duì)該匹配濾波器進(jìn)行波形仿真，輸入為12位的有符號(hào)數(shù)據(jù)，系數(shù)為12位有符號(hào)數(shù)據(jù)，輸出為16位有符號(hào)數(shù)據(jù)。由于匹配濾波器做的是64×64點(diǎn)的卷積，所以輸出數(shù)據(jù)為64+64-1=127個(gè)。由于仿真數(shù)據(jù)較多，只給出了部分仿真結(jié)果，如圖6所示。
4 結(jié)語
仿真分析表明，脈壓輸出的實(shí)際值與Matlab仿真值十分接近，其誤差是由量化所產(chǎn)生的，系統(tǒng)具有很高的精度。通過仿真分析整個(gè)設(shè)計(jì)，可得出利用基于分布式算法能夠大大減少數(shù)字脈沖壓縮的運(yùn)算量，減少FPGA的資源消耗。另外還可以根據(jù)不同的需求，增加脈沖壓縮階數(shù)，更高階數(shù)的脈沖壓縮實(shí)現(xiàn)方法與64階的完全一致。由于匹配濾波器的系數(shù)對(duì)稱，所以可采用線性相位FIR濾波器在FPGA中的實(shí)現(xiàn)算法，這樣同等性能的濾波器設(shè)計(jì)可減小一半的硬件規(guī)模，這樣就會(huì)節(jié)省更多的邏輯單元，實(shí)現(xiàn)更多的功能。
本文引用地址：http://www.ex-cimer.com/article/191422.htm
評(píng)論