基于CPLD的矩陣鍵盤掃描模塊設(shè)計(jì)
鍵盤掃描觸發(fā)模塊的時(shí)序仿真如圖3所示。本文引用地址:http://www.ex-cimer.com/article/191430.htm
在圖3中,①和②之間的時(shí)間為去鍵盤抖動(dòng)延時(shí),為了方便仿真,此處把延時(shí)時(shí)間設(shè)定為4個(gè)周期,實(shí)際使用時(shí),應(yīng)保持在20~30 ms左右。
2.2 鍵盤掃描與編碼輸出模塊(keycode)的功能與時(shí)序仿真
所謂鍵盤掃描,就是在鍵盤的KX端依次送入掃描碼,以便定位被按下的鍵。鍵盤編碼是對(duì)鍵盤掃描值譯碼得到按下鍵的按鍵值。
該模塊完成的功能為:在掃描時(shí)序控制碼SCode[3..0]和CLK的下降沿控制下依次輸出4組掃描碼“0111”、“1011”、“1101”、“11 10”掃描整個(gè)鍵盤,同時(shí)記錄鍵盤的掃描值,將記錄的4組掃描值組合成一組16位的鍵盤掃描值Kscan[15..0],如果Kscan[15..0]小于Kreg[15..O],將Kscan[15..0]保存于Kreg[15..0]中,當(dāng)所有鍵放開后,對(duì)Kreg[15..0]譯碼產(chǎn)生按鍵編碼并輸出。有一個(gè)鍵按下,16位的鍵盤掃描值中有且只有一位為O,多鍵組合按下時(shí),鍵盤掃描值中就會(huì)有多個(gè)位為‘0’,因此在鍵盤掃描過程中,記錄最小的鍵盤掃描值,使得掃描模塊不僅能夠處理單鍵,而且可以處理多鍵組合。具體工作過程說明如下:
當(dāng)SCode [3..0]=0時(shí),KX=0000,置16位鍵盤掃描值Kscan[15..0]和Kreg[15..0]為全‘1’,此時(shí)無論哪一個(gè)鍵按下,都可使KY不全為‘1’,從而觸發(fā)掃描模塊工作;
當(dāng)SCode[3..0]=1或2時(shí),KX=0111,此時(shí)圖1中K12~K15有按下的鍵時(shí),KY對(duì)應(yīng)位為‘0’,其他位為‘1’,記錄KY到鍵盤掃描碼寄存器的Kreg[15..12];
當(dāng)SCode[3..0]=3或4時(shí),KX=“1011”,此時(shí)圖1中K08~K11有按下的鍵時(shí),KY對(duì)應(yīng)位為‘0’,其他位為‘1’,記錄KY到鍵盤掃描碼寄存器的Kreg[11..8];
當(dāng)SCode[3..0]=5或6時(shí),KX=“1101”,此時(shí)圖1中K04~K07有按下的鍵時(shí),KY對(duì)應(yīng)位為‘0’,其他位為‘1’,記錄KY到鍵盤掃描碼寄存器的Kreg[7..4];
當(dāng)SCode[3..0]=7或8時(shí),KX=“1110”,此時(shí)圖l中K00~K03有按下的鍵時(shí),KY對(duì)應(yīng)位為‘O’,其他位為‘1’,記錄KY到鍵盤掃描碼寄存器的Kreg[3..0];
當(dāng)SCode[3..0]=9和10時(shí),如果Kscan[15..0]各位不全為“1”且Kscan[15..0]Kreg[15..0],將Kscan[15..O]保存到Kreg[15..0];否則對(duì)Kreg[15..0]譯碼產(chǎn)生按鍵編碼并輸出;
當(dāng)SCode[3..0]=11且記錄Kscan[15..0]各位為全“1”時(shí),產(chǎn)生鍵盤復(fù)位信號(hào)ReSet,結(jié)束本次鍵盤掃描。
鍵盤掃描與編碼輸出模塊的核心模塊VHDL語言實(shí)現(xiàn)如下:
鍵盤掃描與編碼輸出模塊的時(shí)序仿真圖如圖4所示。
2.3 鍵盤編碼輸出模塊(nread)的功能與時(shí)序仿真
在該模塊中,KeyrData的最高位KeyData(7)為鍵盤緩存狀態(tài)指示位,當(dāng)KeyData(7)=‘0’時(shí),表示鍵盤緩存中沒有按鍵碼:當(dāng)KeyData(7)=‘1’時(shí),表示鍵盤緩存中有按鍵碼等待CPU讀取。KeyData[6..0]為按下鍵的編碼。ReSet的下降沿用于將KeyVal[6..0]存入KeyData[6..0],同時(shí)將KeyData(7)置成'1'。enKeyOut用于使能矩陣鍵盤輸出,當(dāng)enKeyOut=‘1’時(shí),允許矩陣鍵盤輸出按鍵碼;當(dāng)enKeyOut=‘0’時(shí),禁止矩陣鍵盤輸出按鍵碼。ClrKey用于清除鍵盤緩存狀態(tài)指示位KeyData(7),當(dāng)ClrKey=‘0’時(shí),置KeyData(7)為‘O’。
鍵盤編碼輸出模塊的VHDL語言實(shí)現(xiàn)如下:
評(píng)論