基于FPGA的人工神經(jīng)網(wǎng)絡(luò)系統(tǒng)的實(shí)現(xiàn)方法

使用3輸入的乘法器計(jì)算△w02，4輸入的乘法器計(jì)算△w2．5輸入的乘法器計(jì)算△w01，6輸入的乘法器計(jì)算△w1，這樣并行計(jì)算△w02、△w2、△wO1、△w1。
3．2．3 系統(tǒng)控制模塊的設(shè)計(jì)
該系統(tǒng)控制模塊由一個(gè)計(jì)數(shù)器組成，計(jì)數(shù)器的輸入信號(hào)有：時(shí)鐘信號(hào)、啟動(dòng)運(yùn)算信號(hào)start、最大訓(xùn)練次數(shù)maxcount、誤差信號(hào)e、 誤差容限eps，樣本數(shù)目；輸出信號(hào)有：前向傳輸控制信號(hào)enl，求誤差控制信號(hào)en2、反向傳輸控制信號(hào)en3、權(quán)值調(diào)整控制信號(hào)en4、權(quán)值讀寫信號(hào) en5、讀樣本地址信號(hào)，訓(xùn)練次數(shù)count。
3．3 基于FPGA的芯片和仿真軟件選型
芯片選型要考慮的因素有：硬件資源，例如LE個(gè)數(shù)、PLL個(gè)數(shù)、RAM個(gè)數(shù)；核心及外設(shè)電壓標(biāo)準(zhǔn)、功耗；軟件工具的功能對(duì)VHDL語(yǔ)言的支持；市場(chǎng)上專業(yè)開(kāi)發(fā)板的支持。
本系統(tǒng)設(shè)計(jì)采用Altera公司Cyclonell系列的EP2C20Q240C8型FPGA。器件EP2C20Q240C8片內(nèi)資源豐富，邏輯單元共18752個(gè)，最大用戶輸入輸出引腳為142個(gè)，器件EP2C20Q240C8還內(nèi)嵌RAM，共208 KB，包含4個(gè)PLL，同時(shí)支持Nios軟核處理器。EP2C20Q240C8型FPGA的核心電壓是1．2 V，I／O電壓是3．3 V。而綜合軟件則使用Altera公司的QuallusⅡ6.1。

4 實(shí)驗(yàn)驗(yàn)證
將該BP網(wǎng)絡(luò)用來(lái)實(shí)現(xiàn)函數(shù)逼近，取網(wǎng)絡(luò)為l-5-l(輸入、輸出層神經(jīng)元數(shù)為1，隱層神經(jīng)元數(shù)為5)，本系統(tǒng)測(cè)試了很多函數(shù)，現(xiàn)將其中2例測(cè)試結(jié)果列出， 如圖4所示，(圖中實(shí)線為目標(biāo)曲線，+線為逼近曲線)。由測(cè)試結(jié)果可以看出，對(duì)于函數(shù)中比較平坦的地方，該系統(tǒng)擬合結(jié)果不太理想，對(duì)于不同的網(wǎng)絡(luò)結(jié)構(gòu)，網(wǎng) 絡(luò)模型的誤差或性能和泛化能力也不一樣，一般地，隨著網(wǎng)絡(luò)結(jié)構(gòu)的變大，誤差變小。通常，在隱層節(jié)點(diǎn)數(shù)增加的過(guò)程中，網(wǎng)絡(luò)誤差會(huì)出現(xiàn)迅速減小然后趨于穩(wěn)定的 一個(gè)階段，因此，合理的隱層節(jié)點(diǎn)數(shù)應(yīng)取誤差迅速減小后基本穩(wěn)定時(shí)的隱層節(jié)點(diǎn)數(shù)。合理網(wǎng)絡(luò)模型是必須在具有合理隱層節(jié)點(diǎn)數(shù)、訓(xùn)練時(shí)沒(méi)有發(fā)生“過(guò)擬合”現(xiàn)象、 求得全局極小點(diǎn)和同時(shí)考慮網(wǎng)絡(luò)結(jié)構(gòu)復(fù)雜程度和誤差大小的綜合結(jié)果。設(shè)計(jì)合理的BP網(wǎng)絡(luò)模型的過(guò)程是一個(gè)不斷調(diào)整參數(shù)的過(guò)程，也是一個(gè)不斷對(duì)比結(jié)果的過(guò)程， 比較復(fù)雜且有時(shí)還帶有經(jīng)驗(yàn)性。
例l：待測(cè)函數(shù)y=x2，測(cè)試結(jié)果如圖4所示。

例2：待測(cè)函數(shù)，測(cè)試結(jié)果如圖5所示。

5 結(jié)論
以BP網(wǎng)絡(luò)為例提出了神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)方法。應(yīng)該說(shuō)明的是：這種方法并非只適合于BP網(wǎng)絡(luò)，由于神經(jīng)網(wǎng)絡(luò)都具有大規(guī)模并行的簡(jiǎn)單運(yùn)算的特點(diǎn)，所以可以將此方法推廣至更多類型的神經(jīng)網(wǎng)絡(luò)。
本系統(tǒng)在參考前人工作的基礎(chǔ)上，綜合考慮了各種因素，用VHDL硬件描述語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了該系統(tǒng)，從測(cè)試結(jié)果來(lái)看，本文所設(shè)計(jì)的BP神經(jīng)網(wǎng)絡(luò)不但達(dá)到了一 定的數(shù)據(jù)精度，也能滿足一般場(chǎng)合下的速度處理要求。此嘗試的成功將改變人工神經(jīng)網(wǎng)絡(luò)的研究局限于算法和應(yīng)用等領(lǐng)域的現(xiàn)狀，也必將極大促進(jìn)神經(jīng)網(wǎng)絡(luò)研究的進(jìn) 一步發(fā)展，這也將推動(dòng)神經(jīng)網(wǎng)絡(luò)硬件在相關(guān)應(yīng)用領(lǐng)域中的實(shí)用化。