板級電路多信號模型自測試技術(shù)
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測試點包含測試集SP={SP(TP1)，SP(TP2)，SP(TP3)，SP(TP4)，SP(TP5)};
測試信號集ST={ ST(t1)，ST(t2)，…，ST(t10)};
圖1 數(shù)據(jù)采集器的多信號模型
3.高速數(shù)據(jù)采集器可測性
設計多信號模型的分析結(jié)果可以指導可測性設計，為設計人員指出系統(tǒng)難于測試的硬件缺陷，測試點和測試選擇的不合理之處。通過模型分析也可以判斷系統(tǒng)的模塊和功能劃分是否合理?；?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/多信號模型">多信號模型的可測性分析可以解決如下幾個系統(tǒng)設計問題，直接指明可測性設計的具體方向。
(1)模型劃分的合理性。多信號模型的模塊劃分方案可以作為系統(tǒng)實際設計的劃分方案。合理的功能和結(jié)構(gòu)劃分是提高硬件自身的測試特性的重要手段。劃分是要從產(chǎn)品層次、結(jié)構(gòu)和電氣等角度把復雜系統(tǒng)劃分為較簡單、可單獨測試的單元容易進行。
(2)信號選擇的局限性。特征信號的多樣性給板級電路測試帶來難度。由于設計者在功能設計時未對關(guān)鍵信號的檢測給予硬件支持，使得系統(tǒng)的固有測試特性降低。無論怎樣設計診斷策略都無法隔離所有故障。建模時進行的信號定義和依賴性分析提出了若干備選信號，其中有相當一部分是無法在缺少板級測試設備的情況下檢測的。此時，以部分信號來達到隔離全部故障的目的顯然是不現(xiàn)實的。而多信號模型在信號分析時能夠指明系統(tǒng)現(xiàn)有信號集與完整信號集的差集。設計者可以根據(jù)差集中的信號設計檢測電路并提供測試通道。
(3)測試施加的有效性。存在冗余測試說明測試的選擇過多，造成了測試資源的浪費。根本原因是多余的測試未能提供新的故障信息，無助于故障的隔離。這表明單純增加測試點和測試并無宜于改善可測性，應該使得新增測試所檢測的故障信息與現(xiàn)有測試檢測到的故障信息既有交集又不完全相同。
本文根據(jù)多信號模型的可測性分析結(jié)果進行可測性設計過程如下。
(1)原數(shù)據(jù)采集器器根據(jù)實際功能劃分，即分為信號調(diào)理、模數(shù)轉(zhuǎn)換、等周期采樣和總體控制四個主要模塊。物理劃分方面上，各模塊之間留有足夠空間以方便各模塊測試激勵的引入和被檢測信息的傳遞。
(2)根據(jù)信號定義發(fā)現(xiàn)現(xiàn)有信號集有5 個元素。造成原數(shù)據(jù)采集器的可測性指標較低的一個原因就是可用信號數(shù)量少。這是受系統(tǒng)結(jié)構(gòu)所限。對于板級系統(tǒng)，某些指標由于缺少檢測設備而無法測試;有些指標由于缺少測試通道使得測試數(shù)據(jù)無法采集;有些指標由于與系統(tǒng)正常功能無關(guān)而被設計者忽略了?；诖?，對數(shù)據(jù)采集器重新設計以增加可用信號，改善可測性。
①在FPGA 內(nèi)設計可調(diào)節(jié)輸入信號產(chǎn)生電路DSP 模塊控制。
?、诮刂诡l率測試電路，通過輸入方波采集輸出平均電壓的方式，獲取濾波器的截止頻率。
?、塾蒁SP 控制專用邊界掃描芯片完成具有邊界掃描結(jié)構(gòu)芯片的測試。主要實現(xiàn)FPGA 內(nèi)核邏輯的測試。
④把FPGA 內(nèi)的邏輯電路依據(jù)功能進行分塊設計，原則就是要盡可能減少邏輯電路模塊之間的信號聯(lián)系，使模塊電路的輸入信號數(shù)目減少。
?、軫PGA 內(nèi)部設計數(shù)據(jù)采集器獲取鎖相環(huán)輸出頻率。
通過重新設計使得原數(shù)據(jù)采集器不能測試的參數(shù)都可以作為信號了?，F(xiàn)在增加6 個信號：截止頻率、轉(zhuǎn)換速度、噪聲、PLL 輸出頻率、DSP 自檢指標和FPGA 自檢指標。所以現(xiàn)在選取的信號有11 個，重新編號后顯示如下。S1-增益、S2-線性度、S3-直流偏差、S4-截止頻率，S5-轉(zhuǎn)換速度，S6-轉(zhuǎn)換噪聲，S7- PLL 輸出頻率，S8-轉(zhuǎn)換速度，S9- FPGA 自檢指標，S10-系統(tǒng)精度，S11-采集速率。新的信號與元件依賴關(guān)系見表3。
表3 元件與信號關(guān)聯(lián)關(guān)系
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