基于FPGA 的低成本長(zhǎng)距離高速傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

　　解碼模塊如圖3 所示，可分為6B／5B 解碼模塊、4B／3B 解碼模塊和誤碼檢測(cè)模塊。解碼模塊相對(duì)編碼模塊而言邏輯過(guò)程要簡(jiǎn)單的多，該模塊首先將10 bit 信號(hào)分割成4 bit 和6bit 兩部分(高低位必須和編碼端對(duì)應(yīng))，然后4 bit 和6 bit 數(shù)據(jù)根據(jù)編碼列表分別解碼成3 bit 和5 bit，在解碼過(guò)程中判斷是否有誤碼產(chǎn)生有則報(bào)錯(cuò)，無(wú)則并行輸出。

圖3 8B/10B 解碼模塊邏輯框圖

　　2.2.數(shù)據(jù)時(shí)鐘恢復(fù)模塊

　　在單向數(shù)據(jù)傳輸中，串行通信通常需要同時(shí)提供數(shù)據(jù)、位時(shí)鐘、幀同步脈沖三路信號(hào)。在本系統(tǒng)說(shuō)要求的高速率、長(zhǎng)距離的數(shù)據(jù)傳輸要求下，這種三線連接方式不但浪費(fèi)導(dǎo)線，而且往往受環(huán)境的影響很難實(shí)現(xiàn)三路信號(hào)間的同步。在本系統(tǒng)中由于輸入信號(hào)頻率已知，因此可以在FPGA 芯片內(nèi)部產(chǎn)生與之同頻的時(shí)鐘信號(hào)。通過(guò)數(shù)字鎖相環(huán)電路鎖定輸入信號(hào)的相位，并使用此時(shí)鐘信號(hào)對(duì)輸入數(shù)據(jù)進(jìn)行采樣，從而完成信號(hào)的接收。因而，利用數(shù)據(jù)時(shí)鐘恢復(fù)模塊可以從串行位流數(shù)據(jù)中恢復(fù)出接收位同步時(shí)鐘、幀同步脈沖和接收的數(shù)據(jù)。

　　數(shù)字鎖相環(huán)(DPLL)是一種相位反饋控制系統(tǒng)。它根據(jù)輸入信號(hào)與本地估算時(shí)鐘之間的相位誤差對(duì)本地估算時(shí)鐘的相位進(jìn)行連續(xù)不斷的反饋調(diào)節(jié)，從而達(dá)到使本地估算時(shí)鐘相位跟蹤輸入信號(hào)相位的目的。DPLL 通常有三個(gè)組成模塊：數(shù)字鑒相器(DPD)、數(shù)字環(huán)路濾波器(DLF)、 數(shù)控振蕩器(DCO)。根據(jù)各個(gè)模塊組態(tài)的不同，DPLL 可以被劃分出許多不同的類型。根據(jù)設(shè)計(jì)的要求，本文采用超前滯后型數(shù)字鎖相環(huán)(LL－DPLL)作為解決方案，圖5 是其實(shí)現(xiàn)結(jié)構(gòu)。在LL－DPLL 中，DPD 采用微分型超前-滯后數(shù)字鑒相器，DLF 用雙向計(jì)數(shù)邏輯和比較邏輯實(shí)現(xiàn)，DCO 采用加扣脈沖式數(shù)控振蕩器。這樣設(shè)計(jì)出來(lái)的DPLL 具有結(jié)構(gòu)簡(jiǎn)潔明快，參數(shù)調(diào)節(jié)方便，工作穩(wěn)定可靠的優(yōu)點(diǎn)，其結(jié)構(gòu)框圖如圖4 所示。

圖4 超前滯后型數(shù)字鎖相環(huán)

　　環(huán)路的工作原理如下：超前滯后型數(shù)字鑒相器LL－DPD 比較輸入位流數(shù)據(jù)DataIn 與本地估算時(shí)鐘ClkEst 的相位，給出相位誤差信號(hào)Sign 和AbsVal。DLF 對(duì)相位誤差信號(hào)進(jìn)行平滑濾波，并生成控制DCO 動(dòng)作的控制信號(hào)Deduct 和Insert。DCO 根據(jù)控制信號(hào)給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，使其輸出時(shí)鐘ClkEst(同時(shí)反饋給LL－DPD)的相位跟蹤輸入數(shù)據(jù)DataIn 的相位。

　　3.板級(jí)電路設(shè)計(jì)

　　本系統(tǒng)核心芯片采用Altera 公司的Cyclone III 系列FPGA 中的EP3C5E144C8, Altera 公司的Cyclone III FPGA 系列組合了高性能,低功耗和低成本,邏輯單元(LE) 從5K 到200K,存儲(chǔ)器從0.5Mb 到8Mb,靜態(tài)功耗小于1/4 瓦.

　　由于設(shè)計(jì)要求達(dá)到高速率、50 米的傳輸距離,傳統(tǒng)的LVDS 接口雖然可以達(dá)到較高的傳輸速率卻不能支持長(zhǎng)距離傳輸。所以本系統(tǒng)采用高速串行數(shù)字接口(SDI)自適應(yīng)電纜均衡器及電纜驅(qū)動(dòng)器芯片來(lái)實(shí)現(xiàn)數(shù)據(jù)高速率、長(zhǎng)距離的傳輸。

　　預(yù)加重是在信號(hào)發(fā)送前對(duì)其進(jìn)行預(yù)扭曲，以使接收器上的信號(hào)質(zhì)量如同原始發(fā)送的質(zhì)量。當(dāng)信號(hào)在直流電平上保持超過(guò)一個(gè)比特的時(shí)間時(shí)，預(yù)加重就會(huì)抬高高頻分量而降低低頻分量。本文選用CLC001 電纜驅(qū)動(dòng)芯片，CLC001 采用3.3V 供電，輸出幅度可調(diào)，理論數(shù)據(jù)速率最高可達(dá)622Mbps 。

　　接收均衡通過(guò)對(duì)輸入數(shù)據(jù)運(yùn)用相對(duì)頻率特征來(lái)補(bǔ)償信號(hào)的損耗特征。本文選用LMH0074SQ 接收均衡芯片，LM0074SQ 是標(biāo)準(zhǔn)清晰度SDI 電纜均衡器，可在540 Mbps 的速度范圍內(nèi)操作，輸出抖動(dòng)典型值為0.2UI。

　　FPGA 外部電路如圖5所示，在發(fā)送端，F(xiàn)PGA 產(chǎn)生的LVDS 信號(hào)經(jīng)CLC001 預(yù)加重后通過(guò)UTP-5 雙絞線傳輸；在接收端，信號(hào)先經(jīng)過(guò)LMH0074SQ 均衡后隔直輸出。由于LVDS 接口電平標(biāo)準(zhǔn)要求輸入電壓直流偏置為1.2V，因此需要通過(guò)偏置電路在引入1.2V 的直流偏置后再傳給FPGA。

圖5 FPGA 外圍電路