一種基于FPGA的正弦波信號發(fā)生器的設(shè)計(jì)
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1．2 LED顯示
在本系統(tǒng)中，通過4個(gè)LED數(shù)碼管進(jìn)行動(dòng)態(tài)顯示。電路設(shè)計(jì)如圖2所示。LED數(shù)碼管動(dòng)態(tài)顯示的實(shí)現(xiàn)方法為依次點(diǎn)亮各個(gè)數(shù)碼管，循環(huán)進(jìn)行顯示，利用人眼的視覺暫留特性，數(shù)碼管每秒導(dǎo)通16次以上，可以達(dá)到4個(gè)數(shù)碼管同時(shí)顯示的效果。但是，延時(shí)也不是越小越好，因?yàn)閿?shù)碼管達(dá)到一定亮度需要一定時(shí)間。如果延時(shí)控制不好則會(huì)出現(xiàn)閃動(dòng)，或者亮度不夠。根據(jù)經(jīng)驗(yàn)，延時(shí)0．005秒可以達(dá)到滿意效果。本文引用地址：http://www.ex-cimer.com/article/191487.htm
1．3 FPGA單元
FPGA單元包括鍵盤轉(zhuǎn)換頻率控制字、LED顯示控制、相位累加器、ROM查詢表的實(shí)現(xiàn)。鍵盤電路是一組按鍵開關(guān)的集合，FPGA掃描鍵盤電路的電平信號，通過FPGA中指定程序轉(zhuǎn)化為頻率控制字K輸入到相位累加器，同時(shí)，將設(shè)置輸出的頻率通過4個(gè)LED數(shù)碼管實(shí)時(shí)顯示。
相位累加器是DDS技術(shù)的核心，它類似一個(gè)計(jì)數(shù)器，由時(shí)鐘信號fclk上升沿觸發(fā)。頻率控制字K控制相位累加器的步長，每來一個(gè)上升沿，相位累加器上次的基數(shù)與頻率控制字K相加，得到新相位。新相位作為ROM查詢表的地址，相應(yīng)的波形數(shù)據(jù)被讀取，經(jīng)過D／A轉(zhuǎn)換輸出階梯波形。本文只將相位累加和ROM查詢表作為主要內(nèi)容在軟件設(shè)計(jì)部分說明，具體內(nèi)容見第3部分軟件設(shè)計(jì)。
1．4 D／A轉(zhuǎn)化
從FPGA輸出的正弦波信號還只是階梯信號，需要經(jīng)過D／A轉(zhuǎn)化器進(jìn)行數(shù)字／模擬信號的轉(zhuǎn)化。本設(shè)計(jì)使用的是8位D／A轉(zhuǎn)化芯片DAC083 2，該芯片采用CMOS／Si-Cr工藝實(shí)現(xiàn)。用倒T形電阻網(wǎng)絡(luò)轉(zhuǎn)換，為電流輸出型。DAC0832中有兩級鎖存器，第一級即輸入寄存器，第二級即DAC寄存器，數(shù)據(jù)輸入有直通數(shù)字輸入、雙緩沖輸入或單緩沖輸入三種工作方式。
D／A接口電路如圖3所示。
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