基于FPGA的MC-CDMA基帶系統(tǒng)的實(shí)現(xiàn)
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2.2 系統(tǒng)時(shí)鐘管理單元設(shè)計(jì)實(shí)現(xiàn)
為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源馭動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲，本文中時(shí)鐘管理單元的實(shí)現(xiàn)亦遵從這一原則。本文設(shè)計(jì)的系統(tǒng)時(shí)鐘產(chǎn)生結(jié)構(gòu)模塊共使用3個(gè)Altera公司的OCMIP核來產(chǎn)生品振時(shí)鐘的6種分頻，輸入時(shí)鐘在第一個(gè)DCMIP核模塊中經(jīng)過一個(gè)IBIJFG后用來驅(qū)動(dòng)第二個(gè)和第三個(gè)OCMIP核模塊。
2.3 系統(tǒng)驗(yàn)證結(jié)果
仿真條件設(shè)定為：?jiǎn)挝槐忍匦旁氡菶bNo=4，系統(tǒng)帶寬B=20 MHz，OVSF擴(kuò)頻碼字號(hào)K=31，采用ch=2時(shí)的信道參數(shù)組模擬信道，長(zhǎng)信源隨機(jī)信號(hào)的長(zhǎng)度為L(zhǎng)=T×len=2 000×15=30 000，單用戶，AWGN信道。其中ErrorN為接收機(jī)統(tǒng)計(jì)所得的誤碼個(gè)數(shù)。圖1是采用QPsK調(diào)制方式時(shí)系統(tǒng)聯(lián)合調(diào)試的功能仿真結(jié)果，信宿模塊統(tǒng)計(jì)得到的誤碼比特?cái)?shù)ErrorN為602，BER==602/30 000=0.020 067，接近EbNo=4時(shí)的仿真結(jié)果0.020 05。
隨著調(diào)制階數(shù)的增加，系統(tǒng)的性能會(huì)有所下降，高階調(diào)制對(duì)系統(tǒng)硬件的要求會(huì)更高。圖2為使用Altera Quartus II 6.0仿真平臺(tái)的綜合工具得到的系統(tǒng)所占用的芯片資源情況。仿真所用的芯片與DE2開發(fā)板上的芯片一致，均為Altera公司Altera CycloneII。因?yàn)閷?duì)運(yùn)算過程中涉及的乘法和復(fù)乘運(yùn)算進(jìn)行了簡(jiǎn)化，并盡可能有效利用片內(nèi)的定值模塊，極大地減少了資源消耗量。本文引用地址：http://www.ex-cimer.com/article/191496.htm
本文首先提出了2發(fā)3收MIMO MC-CDMA基帶系統(tǒng)的系統(tǒng)聯(lián)合調(diào)試方案框架，使用硬件仿真MIMO信道模塊來實(shí)現(xiàn)發(fā)射機(jī)和接收機(jī)的連接，設(shè)計(jì)了跨6個(gè)時(shí)鐘域的系統(tǒng)時(shí)鐘管理單元來實(shí)現(xiàn)各個(gè)模塊之間的時(shí)鐘同步，并詳細(xì)介紹了時(shí)鐘管理單元的設(shè)計(jì)實(shí)現(xiàn)方法與功能仿真結(jié)果。對(duì)FPGA基帶系統(tǒng)進(jìn)行聯(lián)合調(diào)試，并與MATLAB仿真結(jié)果相比較，驗(yàn)證了發(fā)射機(jī)和接收機(jī)的功能，并將整個(gè)基帶系統(tǒng)的RTL代碼成功下載到DE2開發(fā)板的芯片上，調(diào)試成功。
參考文獻(xiàn)
[1] 劉寶琴.可編程邏輯器件及其應(yīng)用[B].北京：清華大學(xué)出版社，1995.
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評(píng)論