一種基于FPGA的鎖相環(huán)位同步提取電路設(shè)計(jì)

　　過零檢測(cè)電路

　　該電路見圖2中g(shù)ljc部分，它由d觸發(fā)器和異或門組成。過零檢測(cè)的輸出脈沖codeout的寬度應(yīng)略大于f路信號(hào)一個(gè)周期，但為了減少鎖相環(huán)的穩(wěn)態(tài)誤差，該輸出脈沖不宜過寬。實(shí)際系統(tǒng)中，過零檢測(cè)電路的時(shí)鐘信號(hào)clkin由fpga的高頻時(shí)鐘四分頻得來，這樣輸出的脈沖寬度約是f路信號(hào)的兩個(gè)周期。

　　鑒相器

　　該電路由兩個(gè)與門組成，分別是超前門g1和滯后門g2。過零檢測(cè)電路的輸出信號(hào)b與位定時(shí)信號(hào)clkout一起進(jìn)入鑒相器，若clkout超前b，則滯后門g2被封鎖，輸出為0，超前門g1的輸出端有窄脈沖輸出；若clkout滯后b，則超前門g1被封鎖，輸出為0，滯后門g2的輸出端有窄脈沖輸出。

　　分頻器

　　該電路對(duì)應(yīng)于圖2中div64部分。輸入的信號(hào)頻率是256khz，e、f兩路信號(hào)的頻率均為16.384mhz，故該電路完成16384/256=64的分頻功能。當(dāng)控制電路無超前或滯后控制脈沖輸出時(shí)，d1的q端為0，d2的q端也為0，常開門g3處于打開狀態(tài)，常閉門g4處于關(guān)閉狀態(tài)，e路信號(hào)通過常開門g3、異或門g5到達(dá)64分頻器的輸入端，經(jīng)分頻后產(chǎn)生穩(wěn)定的位定時(shí)信號(hào)。

　　控制器

　　分頻器輸出的位定時(shí)信號(hào)clkout與過零檢測(cè)脈沖b進(jìn)行相位比較。當(dāng)位定時(shí)信號(hào)clkout超前于b時(shí)，超前門g1有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d1觸發(fā)器的q端由低變高，經(jīng)過非門后，使常開門g3關(guān)閉一個(gè)時(shí)鐘周期，將e路脈沖扣除一個(gè)，使clkout相位向滯后方向變化一個(gè)時(shí)鐘周期。

　　當(dāng)位定時(shí)信號(hào)clkout滯后于b時(shí)，滯后門g2有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d2觸發(fā)器的q端由低變高，使常閉門g4打開一個(gè)時(shí)鐘周期，在分頻器輸入端添加一個(gè)脈沖。

圖3 輸入的信碼與提取的位同步信號(hào)

　　實(shí)際結(jié)果

　　以上是全數(shù)字鎖相環(huán)的電路工作原理，全部電路在altera的ep1k30tc144-1芯片上實(shí)現(xiàn)。該芯片的工作頻率選為32.768mhz，也作為位同步提取電路的本地高頻時(shí)鐘，另外，該時(shí)鐘信號(hào)四分頻后還作為過零檢測(cè)電路的時(shí)鐘。輸入的單極性不歸零碼的碼元速率為256kb/s。從輸入信碼中提取的位同步信號(hào)如圖3所示，從波形上看，該全數(shù)字鎖相環(huán)位同步提取電路能很好地從輸入的信碼中提取位同步信號(hào)。