利用FPGA協(xié)處理提升無線子系統(tǒng)性能

如圖2所示，在運行速度為3.125Gbps的DSP上使用SRIO端口(使用8b/10b編碼，Turbo解碼功能需要200比特的額外開銷)會造成230?sec的DSP到FPGA傳輸延遲(也就是說TTI時段中有將近四分之一僅用來傳輸數(shù)據(jù))。加之其他可預(yù)見的延遲，為滿足這些系統(tǒng)時序，當(dāng)用戶為50個時，所需的Turbo編解碼器性能就是高達75.8Mbps。

圖2：協(xié)處理數(shù)據(jù)傳輸延遲問題的 LTE 示例。

使用FPGA將Turbo編解碼器作為基本上獨立的后處理器來處理，不僅可消除DSP延遲，還能節(jié)省時間，因為不需要以高帶寬在DSP和FPGA之間傳輸數(shù)據(jù)。這樣做可將Turbo解碼器的吞吐量降至47Mbps，因而可選用更多比較經(jīng)濟的器件，并且可以減少系統(tǒng)功耗。

另一項考慮是在XilinxFPGA上是否使用軟嵌入式或硬嵌入式處理器IP來卸載某些系統(tǒng)處理任務(wù)，進而可能進一步減少成本、功耗和占用空間。有了如此大量的信號處理資源，就可以在DSP處理器、FPGA可配置邏輯塊(CLB)、嵌入式FPGA DSP模塊和FPGA嵌入式處理器之間更好地分配各種復(fù)雜功能(如基帶處理中的復(fù)雜功能)。Xilinx提供了兩種類型的嵌入式處理器：MicroBlaze軟核處理器(常用于系統(tǒng)控制)和性能更高的PowerPC硬核嵌入式處理器(用于更復(fù)雜的任務(wù))。

FPGA嵌入式處理器提供的有利條件允許將所有非關(guān)鍵性操作都合并到在嵌入式處理器上運行的軟件中，從而盡量減少整體系統(tǒng)所需的硬件資源總量。

軟件和IP的重要性

關(guān)鍵問題是如何將這種潛在能力全部釋放出來。必須考慮需要用哪些軟件對問題的復(fù)雜性進行抽象以及可以使用哪些IP，應(yīng)該考慮利用FPGA為關(guān)鍵部分提供最佳解決方案。

Xilinx致力于開發(fā)行業(yè)領(lǐng)先的工具和體系，能夠在比HDL工具(如MATLAB模型和C代碼)所能提供的更高的抽象層上實現(xiàn)高效的FPGA解決方案。利用Xilinx專門用于DSP的系統(tǒng)生成開發(fā)工具和AccelDSP綜合工具，可以盡可能無縫實現(xiàn)從算法到硅片的鏈接。

目前有一個日益重要的工具提供商團隊，其產(chǎn)品通過C/C++到邏輯門的設(shè)計流程把開發(fā)提升到電子系統(tǒng)級(ESL)。ESL設(shè)計工具的目的是提供一種完備的系統(tǒng)級方法，以便生成和集成硬件加速功能以及控制這些功能的處理器的控制代碼。