基于FPGA的雙口RAM與PCI9O52接口設(shè)計

2 PCI和雙口RAM之間的接口設(shè)計
為了解決PCI9052和雙口RAM之間讀寫時序不匹配的問題，采用可編程邏輯器件CYCLONE-II來實現(xiàn)它們之間的接口電路，其信號連接關(guān)系如圖1所示。

PCI9052對雙口RAM發(fā)出讀寫指令需在FPGA配置完之后，這可以通過查詢CONF_DONE(和USERl相連)和INIT_DONE(和USER3相連)來確定FPGA是否配置完成。如采樣INIT_DONE信號，當(dāng)其為高，表明FPGA配置完成；如采樣CONF_DONE，當(dāng)其為高，則PCI9052還需要等待tCD2UM(min=18 μs，max=40 μs)時間后，才能對雙口RAM進(jìn)行讀寫操作雙口RAM使用的是IDT70V28L，它的存取時間大于20ns。PCI9052采用非復(fù)用、單周期讀／寫模式，工作于25MHz時鐘，PCI訪問存儲器是以32位位寬，每讀寫操作一次在Local Bus上都對應(yīng)2次16位位寬的操作，為了防止相鄰二次交易的沖突，每次狀態(tài)機都是以檢測ADS信號有效開始一次讀寫訪問，且插入一個NXDA等待周期。具體讀寫操作實現(xiàn)過程如下。
2．1 PCI9052寫過程
寫過程是用狀態(tài)機加以描述，該狀態(tài)機有6個狀態(tài)，分別是寫空閑、寫開始、寫等待數(shù)據(jù)、寫過程、寫過程等待和寫結(jié)束。具體的狀態(tài)轉(zhuǎn)移圖如圖2所示。

當(dāng)系統(tǒng)復(fù)位后，BTERM、M S被拉高，LHOLD、MODE拉低，寫控制信號無效，狀態(tài)機處于寫空閑狀態(tài)。
當(dāng)狀態(tài)機處于寫空閑狀態(tài)時，在每次上升沿采樣到ADS有效和LW R為高電平，且訪問雙口RAM空間(CS0或CSl有效)，狀態(tài)機就進(jìn)入寫開始狀態(tài)。在寫開始狀態(tài)，狀態(tài)機等待未進(jìn)行一定的操作。接著是寫等待數(shù)據(jù)狀態(tài)，此時根據(jù)片選信號CS0和CSl的值譯出SEML、CEOL、CElL，并輸出有效的地址和控制信號R WL、UBL、LBL到雙口RAM。接著是寫過程狀態(tài)，為了得到有效的數(shù)據(jù)，該過程未對輸入輸出操作。然后是寫過程等待狀態(tài)，此時，置LRDY信號有效且輸出有效的數(shù)據(jù)到雙口RAM。最后是寫結(jié)束狀態(tài)，將片選信號CEOI。、CElL、SEMI。置位無效，在該過程的下一個周期將其余的寫控制信號置為無效，狀態(tài)機恢復(fù)為寫空閑狀態(tài)。
2．2 PCI9052讀過程
讀過程也是用狀態(tài)機加以描述，該狀態(tài)機有6個狀態(tài)，分別是讀空閑、讀開始、讀等待數(shù)據(jù)、讀過程、讀過程等待和讀結(jié)束。其狀態(tài)轉(zhuǎn)移如圖3所示。

當(dāng)系統(tǒng)復(fù)位后，BTERM、M S被拉高，LHOLD、MODE拉低，讀控制信號無效，狀態(tài)機處于寫空閑狀態(tài)。