基于CPLD和ISA總線的數(shù)據(jù)采集系統(tǒng)設(shè)計
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2．2 數(shù)據(jù)采集測試程序設(shè)計
上位機的數(shù)據(jù)采集測試程序采用C語言設(shè)計。因為系統(tǒng)采用ISA接口，所以功能測試無需編寫復(fù)雜的應(yīng)用程序，只需在Win98操作系統(tǒng)里編寫C語言的測試程序即可實現(xiàn)系統(tǒng)的數(shù)據(jù)采集功能。上位機的數(shù)據(jù)采集測試程序主要完成：采集系統(tǒng)的硬件初始化、通道選擇、數(shù)據(jù)采集、數(shù)據(jù)處理和數(shù)據(jù)輸出。其程序設(shè)計流程如圖5所示。本文引用地址：http://www.ex-cimer.com/article/191750.htm
3 仿真和實驗結(jié)果
圖6所示為寫入XC9572的VHDL程序的仿真波形，主要是CPLD控制A／D轉(zhuǎn)換的功能仿真。從仿真波形圖中可以看出，當(dāng)?shù)刂稟為7時，寫入通道號3，得到的輸入通道選通信號為3，實現(xiàn)通過上位機選擇輸入通道功能。當(dāng)ADCS的下降沿到來后開始啟動A／D轉(zhuǎn)換；ADCS下降沿起的第3個時鐘對應(yīng)的ADDATA為系統(tǒng)轉(zhuǎn)換的第1個數(shù)據(jù)，直到這次轉(zhuǎn)換完畢。由給定的ADDATA數(shù)據(jù)得知，串行輸入的數(shù)據(jù)是767H(011l O110 0111B)。仿真結(jié)果中，地址為4時，數(shù)據(jù)的低8位結(jié)果為67H；地址為5時，數(shù)據(jù)的高8位結(jié)果為07H，仿真結(jié)果完全正確。
在Windows98下，使用基于C語言的數(shù)據(jù)采集測試程序，可得到如表l所示的測試數(shù)據(jù)。從所列數(shù)據(jù)看出，該數(shù)據(jù)采集系統(tǒng)采集數(shù)據(jù)正確，且精度高。
4 結(jié)論
基于CPLD的數(shù)據(jù)采集系統(tǒng)具有硬件線路簡單、精度高、采集速度快的特點。ISA總線和CPLD結(jié)合的數(shù)據(jù)采集系統(tǒng)有其獨特的優(yōu)勢。該數(shù)據(jù)采集系統(tǒng)可循環(huán)采樣多路(8路)模擬信號采樣。實際測試結(jié)果表明該設(shè)計方案可行，且具有很高的實用價值。
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