基于FPGA的TDI-CCD時序電路設(shè)計

2 TDI-CCD驅(qū)動時序
試驗(yàn)采用的是4 096×96 TDI可見光CCD。它的結(jié)構(gòu)像一個長方形的面陣CCD，而實(shí)際上是線陣結(jié)構(gòu)，其行數(shù)由4 096個像數(shù)(探測器)組成，列數(shù)由96個像素組成。積分級數(shù)為16．32，48，64，96可調(diào)，96級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64和PTDI1；
64級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48和PTDI1，PTDI64接-12 V電壓；第48級積分工作狀態(tài)為PTDI16，PTDI32同PTDIl，PTDI48，PTDI64接-12 V電壓；第32級積分工作狀態(tài)為PTDI16和PTDI1，PTDI32，PTDI48，PTDI64接-12 V電壓；第16級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64接-12 V電壓。
試驗(yàn)通過在硬件電路中使用八位開關(guān)加偏置電壓實(shí)現(xiàn)積分級數(shù)的可調(diào)。這款CCD為八路輸出結(jié)構(gòu)，總頻率為100 MHz，每組分別為12．5 MHz。其中第一路至第七路的有用信號為514個，其中有兩個用于采集暗電平，第八路為518個其中有兩個用于采集暗電平，時序設(shè)計中采用每路輸出525個電平，多余的都為空信號用于采集噪聲信號。
試驗(yàn)使用的這款TDI-CCD總共需要15路驅(qū)動信號，積分級數(shù)控制信號PTDI16，PTDI32，PTDI48，PTDI64在硬件電路中通過撥碼開關(guān)加偏置電壓實(shí)現(xiàn)，其他的11路行轉(zhuǎn)移信號和水平移位讀出信號在軟件中實(shí)現(xiàn)(圖2所示)。其中，PIG在級數(shù)選通時起撇出多余級數(shù)信號的作用；時鐘PTDI1，PTDI2，PTDI3通過電平變換來控制信號電荷的行轉(zhuǎn)移，頻率為20 kHz；積分區(qū)信號經(jīng)PTDI3轉(zhuǎn)到PSG，再由PSG轉(zhuǎn)到PTG，PTG轉(zhuǎn)到水平移位寄存器控制信號PMl，PM2，PM3，PM4，最后由多路傳輸器輸出。TDI-CCD電極邏輯關(guān)系如圖2所示。

3 驅(qū)動時序的仿真實(shí)現(xiàn)
試驗(yàn)采用Altera公司的EP3C25Q240，使用這款FPGA中的PLL電路對20 MHz時鐘倍頻產(chǎn)生50 MHz時鐘作為系統(tǒng)的主總時鐘CLK。采用Altera
公司開發(fā)的QuartusⅡ作為開發(fā)平臺，采用VHDL語言進(jìn)行時序設(shè)計。系統(tǒng)有兩路輸入信號分別為總時鐘CLK，復(fù)位信號Reset。15路輸出信號作為TDI-CCD的輸入時序信號(PTDI16，PTDI32，PTDI48，PTDI64和PTDI1)，但是該時序不能直接驅(qū)動TDI-CCD，因?yàn)樗碾妷杭肮β手禑o法滿足TDI-CCD的需要，所以在FP-GA與CCD之間增加脈沖驅(qū)動電路，試驗(yàn)采用CCD驅(qū)動器EL7155。
在QuartusⅡ中的仿真結(jié)果如圖3～圖5所示。由圖3可看出TDI-CCD的工作過程可以分為兩個階段：行轉(zhuǎn)移階段和光積分階段。在行轉(zhuǎn)移階段(如圖4所示)通過時鐘PTDI1～PTDI3的三相交疊脈沖的作用實(shí)現(xiàn)將積分電荷轉(zhuǎn)移到水平移位寄存器中，PTDI1～PTDI3在每個時刻必須保證至少有一個高電平和一個低電平，而此時PM1～PM4保持不變，水平移位寄存器停止工作。

在光積分階段(如圖5所示)，四相時鐘PM1～PM4共同作用將水平移位寄存器中的電荷讀出，每個階段分別循環(huán)525次，此時三相時鐘保持不變，同樣的PM1～PM4在每個時刻也必須保證至少有一個高電平和一個低電平。四相時鐘與三相時鐘相比，比較適合較高的工作頻率。

4 結(jié)語
該時序在硬件電路中成功驅(qū)動了這款TDI-CCD，驗(yàn)證了軟硬件的正確性和準(zhǔn)確性以及CCD的性能。同時該時序還有一定的靈活性，通過改變輸入時鐘的頻率，它的輸出頻率是可以調(diào)整的，并且可以滿足很高的頻率要求。時序的穩(wěn)定性比較好，在硬件電路中可以隨時按復(fù)位按鈕調(diào)整輸出。在FPGA的基礎(chǔ)上設(shè)計時序，使硬件電路設(shè)計簡單化。