優(yōu)化FPGA功耗的設計技術

1. 電流

2. 時間（或頻率）

3. 易失性FPGA

4. 非易失性FPGA

5. 易失性FPGA的上電浪涌電流

6. 系統(tǒng)供電電壓

7. 靜態(tài)

8. 與頻率相關的動態(tài)電源

9. 易失性FGPA的配置電源

在處理晶體管電流泄漏方面，FPGA廠商采取的另一個措施是建立兩級閾值電壓(VT) 單元。這種被稱為多VT(Multi-VT)的技術旨在盡可能少地采用大泄漏低VT器件，并盡可能多地采用低泄漏高VT器件，以便減少總體設計泄漏。過去，多VT 技術用于ASIC 和 ASSP產品，現在則開始為FPGA供應商所采用。

尺寸至關重要

在IC設計領域，鑒于成本和眾多其它原因，盡可能地減小芯片尺寸一直是業(yè)界關注的焦點；現在功耗又成為另一個目標。芯片越小，靜態(tài)電源消耗越低。在滿足應用的功能性及其它要求的前提下，選擇盡可能小的芯片便更易于達到功耗目標。

在選擇FPGA時，還有一個因素也十分重要，就是必須盡可能對 RAM、PLL和I/O 技術等資源的使用進行優(yōu)化。在FPGA架構的選擇中，還應該考慮到FPGA的所有低功耗模式，以及其它動態(tài)資源(如PLL、RC 振蕩器和 I/O組)的節(jié)能能力。例如，假設較低的參考電壓可節(jié)省系統(tǒng)功率，則選擇同時支持1.2V LVCMOS 和/或 1.5V LVCMOS標準的I/O產品，就可以既節(jié)省功耗又在必要時獲得更高的I/O電壓。

時鐘

FPGA的動態(tài)電源主要消耗在邏輯資源和互連結構等電容性元件的充放電活動。某個資源元件i的動態(tài)功耗可以利用下式建模：這里fi為開關頻率， Ci為電容性負載，Vi為該資源的電壓擺幅。充分考慮動態(tài)功率方程中的每一項，便可以降低功耗。例如，在時鐘域可以決定設計的哪些部分需要快速時鐘或較慢時鐘。開關頻率fi是動態(tài)功率方程的成分之一。由快速時鐘驅動的邏輯相比由慢速時鐘驅動的邏輯，開關更頻繁。設計人員知道邏輯的哪些部分需要快速時鐘，而哪些部分又可以運行在較慢速度之下，因此可以按照時鐘所控制的功能予以劃分，從而節(jié)省功率。

一項設計的動態(tài)功耗還隨布局布線而有很大變化。例如，如果兩個相連的功能性實體彼此靠得很近，兩者間的布線長度可能縮短，因此會減小網絡的電容性負載，致使功率降低。如今的FPGA開發(fā)軟件通常支持功率驅動布線 (Power Driven Layout)，可以自動實現這項功能，并能夠降低25%或更多的總體動態(tài)功耗(實際數字取決于設計中的時鐘和網絡數目)。