如何有效地管理FPGA設(shè)計(jì)中的時(shí)序問(wèn)題

一、摘要

從簡(jiǎn)單SRAM接口到高速同步接口，TimingDesigner軟件允許設(shè)計(jì)者在設(shè)計(jì)流程的初期就判斷出潛在的時(shí)序問(wèn)題，盡最大可能在第一時(shí)間解決時(shí)序問(wèn)題。在設(shè)計(jì)過(guò)程的早期檢測(cè)到時(shí)序問(wèn)題，不僅節(jié)省時(shí)間，而且可以更容易的實(shí)施設(shè)計(jì)方案。美國(guó)EMA公司的設(shè)計(jì)自動(dòng)化工具--TimingDesigner，允許創(chuàng)建交互式時(shí)序圖來(lái)獲取接口規(guī)范，分析組件接口時(shí)序的特點(diǎn)，在項(xiàng)目工程師團(tuán)隊(duì)中溝通設(shè)計(jì)要求。

二、導(dǎo)言

FPGA的設(shè)計(jì)與高速接口技術(shù)可以幫助你滿足今天的市場(chǎng)要求，但也提出了一些有趣的設(shè)計(jì)挑戰(zhàn)。為了確保存儲(chǔ)器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過(guò)200兆赫茲以上，進(jìn)行時(shí)序分析將發(fā)揮更突出的作用，以識(shí)別和解決系統(tǒng)運(yùn)行的問(wèn)題。在這些頻率內(nèi)，最重要的是創(chuàng)建和控制時(shí)序空余，留下最小的空余，以確保數(shù)據(jù)采集和演示窗口的準(zhǔn)確。更快的邊緣速率同時(shí)也放大物理設(shè)計(jì)的影響，造成信號(hào)完整性問(wèn)題，對(duì)此則需要更多的沉降時(shí)間及縮小時(shí)序空余。

FPGA器件現(xiàn)在還包括某些先進(jìn)的功能，如支持帶有I/O單元接口的雙通道數(shù)據(jù) (DDR)和板上鎖相環(huán)(PLL)網(wǎng)絡(luò)進(jìn)行精確時(shí)鐘控制等等。這些在FPGA技術(shù)中的高級(jí)功能均提供先進(jìn)的接口模塊，從而有助于減少界面設(shè)計(jì)，再加上 TimingDesigner軟件的獨(dú)特能力，在最短的時(shí)序中提供最準(zhǔn)確、有力的解決方案。本文主要探討了DDR型存儲(chǔ)器接口設(shè)計(jì)中必要的時(shí)鐘偏移及數(shù)據(jù)采集的時(shí)序空余。

圖1：TimingDesigner軟件便于捕獲設(shè)計(jì)特點(diǎn)的圖形界面窗口

三、DDR/QDR存儲(chǔ)器接口的設(shè)計(jì)問(wèn)題

DDR或四倍數(shù)據(jù)速率(QDR)存儲(chǔ)設(shè)備可以提供和接受兩倍于器件時(shí)鐘頻率的源同步數(shù)據(jù)，這意味著數(shù)據(jù)在時(shí)鐘的上升緣和下降緣傳輸。此外，需要捕捉時(shí)鐘偏移和進(jìn)行適當(dāng)?shù)卣{(diào)整，以確保適當(dāng)?shù)臅r(shí)鐘與數(shù)據(jù)關(guān)系。

如前所述，現(xiàn)在一些FPGA裝置包括DDR接口的I/O單元和板上的PLL網(wǎng)絡(luò)。這意味著，你必須有一個(gè)方式來(lái)控制模塊的準(zhǔn)確和可靠。為了說(shuō)明這一點(diǎn)，讓我們來(lái)讀取QDR II SRAM源同步接口的設(shè)計(jì)要求看看實(shí)例。

在同步存儲(chǔ)器系統(tǒng)例如QDR SRAM中，數(shù)據(jù)是與時(shí)鐘同步的，所以存儲(chǔ)器數(shù)據(jù)的相位必須旋轉(zhuǎn)90度。這種相位旋轉(zhuǎn)通常在有效數(shù)據(jù)窗口中進(jìn)行時(shí)鐘中心調(diào)整，這是QDR實(shí)現(xiàn)準(zhǔn)確數(shù)據(jù)采集的一個(gè)重要設(shè)計(jì)特點(diǎn)(見(jiàn)下文圖2)。如果要改變時(shí)鐘中心，我們可以通過(guò)對(duì)板上FPGA的PLL網(wǎng)絡(luò)進(jìn)行簡(jiǎn)單的延時(shí)時(shí)鐘信號(hào)來(lái)達(dá)到。

圖2：中心對(duì)齊的時(shí)鐘/數(shù)據(jù)關(guān)系

獲取數(shù)據(jù)

延遲時(shí)鐘信號(hào)可以實(shí)現(xiàn)中心對(duì)齊以避免各種溫度變化和其他類似的設(shè)計(jì)影響，可能會(huì)對(duì)時(shí)鐘或數(shù)據(jù)方面帶來(lái)一些影響，但不會(huì)很大，但違背了接收存儲(chǔ)器的建立或保持時(shí)序的要求。在理論上，對(duì)于大部分器件，中心對(duì)齊的時(shí)鐘邊緣將最大限度地建立和保持時(shí)序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時(shí)鐘信號(hào)的中心對(duì)齊將提供更多的時(shí)序空余。