采用FPGA實現(xiàn)發(fā)電機組頻率測量計的設計

1 引言
在現(xiàn)代社會中，電資源成為人們生活當中不可缺少的一部分，而發(fā)電機和電動機在電力系統(tǒng)中扮演著非常重要的角色。在很多場合，需要對電機組和電網(wǎng)的頻率進行測量。目前，頻率測量的電路系統(tǒng)很多，這里介紹一種數(shù)字電路測頻：基于FPGA的發(fā)電機組的頻率測量計。
隨著電子技術的不斷發(fā)展和進步，以EDA為代表的數(shù)字電路設計發(fā)生很大變化。在設計方法上，已經從“電路設計―硬件搭試―焊接”的傳統(tǒng)設計方式到“功能設計 ―軟件模擬―下載調試”的電子自動化設計模式。在這種狀況下，以硬件描述語言(Hardware Description Language)和邏輯綜合為基礎的自頂向下的電子設計方法得到迅速發(fā)展。Verilog HDL語言是目前應用最廣泛的硬件描述語言，它是在C語言的基礎上發(fā)展起來的，語法較為自由靈活、擁有廣泛的學習群體、資源比較豐富，且容易學簡單易懂。本文發(fā)電機組頻率測量計的設計是在Verilog hdl語言的基礎上展開的，源程序經過Altera 公司的QuartusⅡ5.0軟件完成了綜合、仿真(功能仿真和時序仿真)，FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列) 選用的是Cyclone系列的EP1C3T144C6器件。

2 頻率測量電路
2.1頻率測量的總體電路
采用電壓互感器取來自于發(fā)電機組端電壓或電網(wǎng)電壓的測頻輸入信號，經削波、濾波處理后，變成幅度基本不變的穩(wěn)定波形，經放大電路將信號放大整形，再用電壓比較電路將具有正負幅值的方波變成只有正幅值的方波信號。然后，通過光電耦合器使FPGA的數(shù)字系統(tǒng)與輸入信號隔離。FPGA數(shù)字系統(tǒng)利用標準的1HZ信號對隔離后的方波信號的脈沖個數(shù)進行計數(shù)，得到信號的頻率數(shù)，該頻率數(shù)經數(shù)碼管顯示。由于發(fā)電機組的頻率與發(fā)電機組端電壓有關系，可以從頻率的變化得到發(fā)電機組端電壓的變化。從系統(tǒng)總體框圖如圖1所示，從中可以看出，該FPGA數(shù)字系統(tǒng)與輸入通道隔離，因而大大提高了系統(tǒng)硬件的抗干擾能力。

圖1 系統(tǒng)總體框圖
2.2頻率測量的原理
頻率測量的原理是計算每秒鐘待測信號的脈沖個數(shù)，也就是利用標準的1HZ (周期為1s) 脈寬信號對輸入的待測信號的脈沖進行計數(shù)，1秒計數(shù)結束后對采集到脈沖個數(shù)送到數(shù)碼管顯示。
測頻控制器有3個輸入信號：Samplefreq為標準的脈沖信號，Reset是復位控制信號，Start是開始測量信號；3個輸出信號： Endmeasure是結束測量信號(計數(shù)復位和轉換復位)，Gate是允許計數(shù)信號(即門控信號)，Enableconvert是開始轉換信號?？刂屏鞒淌窍葘︻l率計復位，再開始測量，在Samplefreq信號的上升沿，Gate信號使能使計數(shù)器開始工作，到Samplefreq的下一個上升沿， Gate反轉成低電平使計數(shù)器停止計數(shù)，同時Enableconvert使轉換器開始轉換二進制數(shù)(轉換時間低于1s)。轉換結束后，十進制數(shù)經過7段顯示譯碼器譯碼，然后在數(shù)碼管中顯示所測信號的頻率。由于Enableconvert信號的使用使數(shù)碼管數(shù)據(jù)顯示穩(wěn)定，不會出現(xiàn)閃爍。進行下次測量之前要對頻率計進行復位，使數(shù)碼管的數(shù)字顯示清零，為下次顯示做準備。
本文設計的數(shù)字頻率計有六個模塊組成：測頻控制模塊(Control)、十分頻模塊(divfreq)、二進制計數(shù)器模塊(Counter)、鎖存器模塊(Latch)、二進制到十進制的轉換器模塊(Bit2Bcd)、7段顯示譯碼器模塊(Led_encoder)。