雷達(dá)視頻積累算法在FPGA上的實(shí)現(xiàn)

小滑窗檢測器是一種窗孔長度L(累加的脈沖數(shù)為L)小于天線波束掃過目標(biāo)時(shí)收到回波脈沖數(shù)N的檢測器。L一般比N小很多，例如N在10～20以上，而L取5～7。小滑窗檢測方法進(jìn)行視頻積累的原理框圖如圖2所示。

在本設(shè)計(jì)中，通過FPGA軟件編程采用FPGA+SRAM的方式來實(shí)現(xiàn)視頻積累。小滑窗檢測器的延時(shí)主要通過將信號(hào)量化后存儲(chǔ)在高速SRAM的方式完成。FPGA軟件編程實(shí)現(xiàn)視頻積累的原理圖如圖3所示。

圖3中的clk為系統(tǒng)主時(shí)鐘；count_dist為距離計(jì)數(shù)器；acc_en為視頻積累的使能信號(hào)，acc_en為高電平時(shí)有效；count_dist，clk與acc_en為控制時(shí)序關(guān)系的主要系統(tǒng)變量；acc_data為求模后輸入的非相參信號(hào)，系統(tǒng)的視頻信號(hào)實(shí)時(shí)不斷地輸入到FPGA中。

FPGA通過時(shí)序控制將acc_data信號(hào)量化后為RAM_data信號(hào)；當(dāng)RAM的讀信號(hào)RAM_we為高電平時(shí)，RAM_data寫入SRAM地址中，通過時(shí)序控制將前面L-1個(gè)周期的量化信號(hào)存儲(chǔ)在高速SRAM中，待信號(hào)在SRAM中存滿后，即RAM_rd為高電平；RAM_we為低電平時(shí)，通過時(shí)序控制，將存入SRAM中的同一距離單元上的前L-1個(gè)信號(hào)讀出，并與當(dāng)前輸入信號(hào)在FPGA中進(jìn)行累加完成窗孔長度為L的小滑窗檢測，從而實(shí)現(xiàn)對(duì)非相參視頻信號(hào)的視頻積累。

4 仿真驗(yàn)證

為了驗(yàn)證本文原理以及本系統(tǒng)的實(shí)現(xiàn)效果，首先模擬產(chǎn)生雷達(dá)信號(hào)處理中經(jīng)過求模以后的相參視頻信號(hào)，該信號(hào)僅含有幅度信息和雜波(根據(jù)參數(shù)設(shè)置直接在FPGA芯片中利用軟件編程產(chǎn)生)，對(duì)該模擬信號(hào)進(jìn)行視頻積累，經(jīng)D／A變換送給示波器顯示。將編譯綜合后的BIT文件下載到FPGA芯片中進(jìn)行系統(tǒng)聯(lián)調(diào)，最后在示波器上查看仿真的結(jié)果。圖4為經(jīng)過求模后的雷達(dá)相參視頻信號(hào)在示波器上的截圖，該信號(hào)的雜波為近似服從均值為0的均勻分布；圖5為對(duì)該模擬信號(hào)進(jìn)行視頻積累后在示波器上的截圖。

從仿真的結(jié)果可以看出，利用本系統(tǒng)對(duì)經(jīng)過求模后的信號(hào)進(jìn)行視頻積累取得了比較理想的效果。

5 結(jié)語

本文著重介紹了利用FPGA芯片實(shí)現(xiàn)視頻積累的原理和過程。利用FPGA進(jìn)行雷達(dá)視頻積累，可使系統(tǒng)具有更大的靈活性，減少了系統(tǒng)的體積，提高了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開發(fā)的周期。隨著FPGA芯片以及設(shè)計(jì)更新軟件的更新與快速發(fā)展，F(xiàn)PGA芯片將具有更高速的重復(fù)復(fù)雜計(jì)算的能力，同時(shí)又具有軟件的靈活性，并可以重復(fù)利用硬件來降低成本，模糊了硬件與軟件之間的界限，使硬件系統(tǒng)具有更大的靈活性以及通用性。

本文最后利用FPGA軟件編程模擬實(shí)現(xiàn)了一個(gè)經(jīng)過求模后的雷達(dá)相參視頻信號(hào)，并利用本系統(tǒng)對(duì)該信號(hào)進(jìn)行了視頻積累，取得了較好的效果。