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          出租車計價器的FPGA設(shè)計
          
						
          
				作者：
				時間：2009-12-29
				來源：網(wǎng)絡(luò)
				
				
				
				
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           用Verilog HDL編寫程序來實現(xiàn)模塊功能的優(yōu)點在于，當出租車的計費標準發(fā)生變化時，可以很容易地通過改寫程序來完成新的設(shè)計，比起硬件電路的修改要方便得多，這也是用Verilog HDL來實現(xiàn)模塊功能的重要優(yōu)勢。
          2．2 三位BCD碼加法器
           系統(tǒng)中用到了三位BCD碼加法器，可以實現(xiàn)三位十進制數(shù)的加法運算。加法器輸出的結(jié)果就是乘客應(yīng)付的費用，這里同樣以前兩位為整數(shù)，第三位為小數(shù)，也就是最大能顯示99．9元。三位BCD碼加法器由三個一位BCD碼加法器級聯(lián)而成。
           一位BCD碼由四位二進制數(shù)組成，四位二進制數(shù)的加法運算會產(chǎn)生大于9的數(shù)字，必須進行適當?shù)恼{(diào)整才會產(chǎn)生正確的結(jié)果。一位BCD碼加法器的Verilog HDL源程序如下：
          本文引用地址：http://www.ex-cimer.com/article/191828.htm
           
           一位BCD碼加法器模塊的仿真波形和生成的模塊符號如圖2和圖3所示。
           本模塊中A和B為輸入的一位BCD碼，CIN為低位來的進位信號，CO是本片向高位產(chǎn)生的進位輸出信號，SUM是兩個數(shù)相加的和。三位BCD碼加法器由三個本模塊級聯(lián)而成，其電路原理圖和仿真波形如圖4和圖5所示。
          
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          關(guān)鍵詞：
            			            FPGA
                        出租車計價器
                        
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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