基于802．16d的定時(shí)同步算法 改進(jìn)及FPGA實(shí)現(xiàn)
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2．2 互相關(guān)法
由于IEEE 802．16d協(xié)議中的前導(dǎo)字具有良好的互相關(guān)特性，故可用已知的訓(xùn)練序列和接收序列做滑動(dòng)互相關(guān)。當(dāng)已知的訓(xùn)練序列和接收的訓(xùn)練序列恰好對(duì)齊時(shí)，便會(huì)產(chǎn)生一個(gè)峰值，峰值對(duì)準(zhǔn)的位置正是訓(xùn)練符號(hào)的起始點(diǎn)。因此，可以通過(guò)尋找互相關(guān)的峰值位置來(lái)做精確的定時(shí)同步。算法公式如下：
式中，c(n)為短訓(xùn)練符號(hào)在本地的復(fù)制樣本，N為短訓(xùn)練符號(hào)的樣值點(diǎn)數(shù)。當(dāng)已知的訓(xùn)練序列和接收訓(xùn)練序列恰好對(duì)齊時(shí)，也會(huì)產(chǎn)生一個(gè)峰值，其仿真曲線(xiàn)如圖1中的實(shí)曲線(xiàn)所示。該算法的缺點(diǎn)是易受頻偏的影響。
根據(jù)以上分析，并從算法性能上考慮，若采用延遲自相關(guān)法，幀到達(dá)時(shí)會(huì)出現(xiàn)一個(gè)峰值平臺(tái)，該方法并不能確定幀到達(dá)的準(zhǔn)確時(shí)刻；而采用與本地序列互相關(guān)算法又容易受到頻偏的影響而導(dǎo)致定時(shí)偏差。本文引用地址：http://www.ex-cimer.com/article/191862.htm
3 算法改進(jìn)
針對(duì)上述算法的不足，可對(duì)其加以改進(jìn)，以保證同時(shí)具有良好的性能和硬件實(shí)現(xiàn)的可行性。改進(jìn)算法是將兩種算法結(jié)合起來(lái)進(jìn)行聯(lián)合估計(jì)，首先確定一個(gè)幀到達(dá)的大致平臺(tái)，再在這個(gè)平臺(tái)內(nèi)找到互相關(guān)峰值，如果各個(gè)峰值間隔相等，那么可根據(jù)最后一個(gè)峰值來(lái)判斷下一個(gè)符號(hào)的開(kāi)始。這種聯(lián)合估計(jì)的辦法在軟件仿真時(shí)具有良好的性能，但若要在硬件上實(shí)現(xiàn)則比較困難。因?yàn)樵谘訒r(shí)自相關(guān)算法中，計(jì)算M(n)的值雖然可采用迭代算法，每次計(jì)算只需1次復(fù)數(shù)運(yùn)算和若干加法運(yùn)算；但在自相關(guān)計(jì)算中，假設(shè)接收信號(hào)被定點(diǎn)化為16位整數(shù)，那么計(jì)算一次自相關(guān)的值需要16位數(shù)據(jù)的64次復(fù)數(shù)乘法，顯然，所需要的硬件資源開(kāi)銷(xiāo)非常大，而且會(huì)影響系統(tǒng)的運(yùn)行速度。這在硬件上，因資源消耗太大而無(wú)法實(shí)現(xiàn)。為了兼顧算法的估計(jì)精度和實(shí)現(xiàn)的復(fù)雜性，有必要將算法做進(jìn)一步改進(jìn)。即對(duì)接收數(shù)據(jù)進(jìn)行二階量化以得到d[n]=Q[r(n)]，其中Q表示復(fù)數(shù)量化器，見(jiàn)下式：
利用這種改進(jìn)的自相關(guān)算法和延時(shí)自相關(guān)算法進(jìn)行聯(lián)合估計(jì)的仿真曲線(xiàn)如圖2所示。
將圖1和圖2進(jìn)行對(duì)比可知，這種對(duì)接收數(shù)據(jù)二階量化的方法會(huì)損耗算法的性能，但是，由于幀的大致位置已被限制在一定范圍之內(nèi)，因此，只需根據(jù)峰值就可以確定下一個(gè)OFDM符號(hào)的準(zhǔn)確位置。這種方法既能保證估計(jì)精度，又能滿(mǎn)足硬件資源利用率的要求。
評(píng)論