FPGA與ADSP TS201的總線接口設計

由圖2可以看出，數(shù)據(jù)傳輸機制與普通流水協(xié)議相同，只多了一個BRST指示信號，它與地址1同時有效，表示本次數(shù)據(jù)沒有傳輸完畢，下次要傳輸?shù)臄?shù)據(jù)與本次傳輸?shù)臄?shù)據(jù)是一個整體，即BRST有效時傳輸是低32位數(shù)據(jù)，無效時傳輸?shù)氖歉?2位數(shù)據(jù)，這樣就實現(xiàn)了在32位數(shù)據(jù)總線上傳輸64位數(shù)據(jù)，如果沒有BRST信號，該過程會被認為是2次32位傳輸。
同理，如果用32位數(shù)據(jù)總線傳輸128位數(shù)據(jù)，在傳輸前3個32位數(shù)據(jù)的時候，BRST信號有效，傳輸最后一個32位數(shù)據(jù)BRST無效。
注意：使用流水協(xié)議時，流水深度由傳輸類型(讀數(shù)據(jù)還是寫數(shù)據(jù))決定。在寫數(shù)據(jù)傳輸中，流水深度固定為1；在讀數(shù)據(jù)傳輸中，流水線深度可由用戶編程決定，即由系統(tǒng)配置寄存器SYSCON決定，在1~4之間可變。

2 FPGA設計
由于DSP的協(xié)議是相對固定的，FPGA只需按照協(xié)議進行設計即可，下面以DSP訪問FPGA內(nèi)部寄存器為例詳細介紹。筆者建議采用同步設計，主要信號、輸出信號都由時鐘沿驅(qū)動，可以有效避免毛刺。
為了使所設計的模塊通用化，可設流水深度、數(shù)據(jù)總線位寬、寄存器位寬、寄存器地址可設。筆者建議采用參數(shù)化設計，使用參數(shù)傳遞語言GENERIC將參數(shù)傳遞給實體，在實體內(nèi)部使用外if…else結(jié)構(gòu)，這樣在一個程序中可以包含各種情況，但不會增加邏輯的使用量。下面以個別情況為例，詳細介紹。
2．1 32位數(shù)據(jù)總線，32位寄存器，寫操作
前面提過，DSP采用流水協(xié)議寫FPGA時，流水深度固定為1，F(xiàn)PGA在前一時鐘沿采到地址、WRx信號有效，在下一時鐘沿就鎖存數(shù)據(jù)，如圖1所示，F(xiàn)PGA在時鐘沿1采到地址總線上的地址與寄存器地址一致，WRx信號為低，寫標志信號S_W_FLAG置高，由于采用同步設計，F(xiàn)PGA只有在時鐘沿2才能采到S_W_FLAG為高，一旦采到S_W_FLAG為高，F(xiàn)PGA就鎖存數(shù)據(jù)總線上的數(shù)據(jù)，即在時鐘沿2鎖存數(shù)據(jù)。
2．2 32位數(shù)據(jù)總線，32位寄存器，讀操作
與寫寄存器不一樣，讀寄存器時流水深度在1到4之間可設，需要注意的是，為避免總線沖突，DSP不讀時，F(xiàn)PGA數(shù)據(jù)總線應保持三態(tài)。

如果流水深度設置為1，F(xiàn)PGA在前一時鐘沿采到地址、RD信號有效，應確保在下一時鐘沿數(shù)據(jù)已經(jīng)穩(wěn)定的出現(xiàn)在數(shù)據(jù)總線上，否則DSP不能正確讀取數(shù)據(jù)，如圖3所示，在時鐘沿1采到地址總線上的地址與寄存器地址一致，RD信號為低，驅(qū)動數(shù)據(jù)總線，在時鐘沿2數(shù)據(jù)已穩(wěn)定出現(xiàn)在數(shù)據(jù)總線上，DSP可以讀取。
如果流水深度設置為2，F(xiàn)PGA在前一時鐘沿采到地址、RD信號有效，應確保隔一時鐘周期后，數(shù)據(jù)穩(wěn)定的出現(xiàn)在數(shù)據(jù)總線上，這樣就像寫操作一樣，需要加一個標志，當條件滿足，標志為高，一旦標志為高，輸出數(shù)據(jù)，如圖4所示。

綜上所述，流水深度加深一級，F(xiàn)PGA就晚一個時鐘周期驅(qū)動數(shù)據(jù)總線。可以看出，雖然流水深度在1~4之間可設，但是總能保證一個時鐘周期傳輸一個數(shù)據(jù)。